【正文】 else OE=OE4。 oe4 = oe3。 oe2 = oe1。039。 else oe_shift(6 downto 0) = oe_shift(7 downto 1)。 oe1 = 39。0111111139。100039。0000011139。010039。0000000139。001039。)。)then oe_shift = (others = 39。)then if(SC_BL = 39。)then if(do_writea1 = 39。 elsif rising_edge(CLK)then if(SC_PM = 39。 OE = 39。 oe4 = 39。 oe3 = 39。 oe2 = 39。 oe1 = 39。039。039。end process。 end if。 rp_shift(3) = 39。 else rp_done = rp_shift(0)。 rp_done = 39。)then rp_shift = 39。and mand_done = 39。 if(mand_delay(0) = 39。039。 mand_delay(6 downto 0) = mand_delay(7 downto 1)。 rw_flag = do_reada。 mand_done = 39。))then mand_delay = 39。) or (do_lode_mode =39。) or (do_precharge =39。) or (do_writea =39。) or (do_reada =39。 if((do_refresh =39。039。139。039。039。139。 end if。 else do_precharge =39。))then do_precharge =39。) and (do_precharge =39。) and (do_writea =39。) and (mand_done =39。 if((PRECHARGE =39。039。039。139。139。039。039。039。039。139。 end if。 else do_reada =39。))then do_reada =39。) and (REF_REQ =39。) and (rp_done =39。)and (do_writea =39。) and (mand_done =39。 if((READA =39。039。139。039。039。039。039。039。139。139。039。039。)。 rp_shift =(others=39。 rw_flag =39。039。039。039。039。039。039。039。039。039。 bankaddr =SADDR(BANKSTART+BANKSIZE1 downto BANKSTART)。 begin rowaddr =SADDR(ROWSTART+ROWSIZE1 downto ROWSTART)。 signal bankaddr : std_logic_vector(BANKSIZE1 downto 0)。 signal rowaddr : std_logic_vector(ROWSIZE1 downto 0)。 signal rp_shift : std_logic_vector(3 downto 0)。 signal oe3 : std_logic。 signal oe1 : std_logic。 signal do_rw : std_logic。 signal do_act : std_logic。 signal mand_delay: std_logic_vector(7 downto 0)。 signal do_load_mode : std_logic。 signal do_refresh : std_logic。 signal do_writea : std_logic。architecture RTL of mand is signal declarations signal do_nop : std_logic。 )。 CAS_N :out std_logic。 CKE :out std_logic。 BA :out std_logic_vector(1 downto 0)。 OE :out std_logic。 REF_ACK :out std_logic。 SC_BL :in std_logic_vector(3 downto 0)。 SC_RRD :in std_logic_vector(3 downto 0)。 SC_CL :in std_logic_vector(1 downto 0)。 PRECHARGE :in std_logic。 WRITEA :in std_logic。 NOP :in std_logic。 RESET_N :in std_logic。 )。 COLSTART :integer:=0。 BANKSIZE :integer:=2。 ROWSIZE :integer:=12。entity mand isgeneric( ASIZE :integer:=23。use 。.......End RTL。 end if。039。139。039。11139。 end if。 else LOAD_REG1=39。))then LOAD_REG1=39。)and(LOAD_REG1=39。 if((CMD=39。039。139。10139。 end if。 else PRECHARGE=39。)then PRECHARGE=39。 if(CMD=39。039。139。01139。 end if。 else WRITEA=39。)then WRITEA=39。 if(CMD=39。039。139。00139。 end if。 else NOP=39。)then NOP=39。 if(CMD=39。)。 SAADR_int =(others=39。 load_reg2 =39。 load_reg1 =39。 LOAD_MODE =39。 PRECHARGE =39。 REFRESH =39。 WRITEA =39。 READA =39。)then NOP =39。 ADDR is register in order to keep it aligned with decoded mand. process(CLK,RESET_N) begin if(RESET_N=39。 signal SC_BL_int : std_logic_vector(3 downto 0)。 signal SAADR_int : std_logic_vector(ASIZE1 downto 0)。 signal timer : signed(15 downto 0)。 signal LOAD_REG2 : std_logic。end control_interface。 CMD_ACK :out std_logic。 SC_BL :out std_logic_vector(3 downto 0)。 SC_RRD :out std_logic_vector(3 downto 0)。 SC_CL :out std_logic_vector(1 downto 0)。 LOAD_MODE :out std_logic。 WRITEA :out std_logic。 NOP :out std_logic。 REF_ACK :in std_logic。 CMD :in std_logic_vector(2 downto 0)。port( CLK :in std_logic。use 。附件1：library ieee。因此大多數(shù)模塊調(diào)用都是通過(guò)代碼形式來(lái)調(diào)用的，讀者要熟悉并習(xí)慣使用在程序中調(diào)用另一個(gè)子模塊的方式。因?yàn)槭莾?nèi)部模塊，所以應(yīng)該盡量避免使用雙向端口，因此在這里DQ的輸入輸出作用分別用端口DQIN和DQOUT代替，在頂層模塊調(diào)用時(shí)再使用OE信號(hào)實(shí)現(xiàn)三態(tài)雙向傳輸。代碼示例如附件2. 數(shù)據(jù)通路子模塊該模塊受OE信號(hào)的控制，使數(shù)據(jù)的進(jìn)出和相應(yīng)的操作指令在時(shí)序上同步。上述3類寄存器的預(yù)設(shè)值都是系統(tǒng)控制接口模塊在初始化時(shí)通過(guò)SADDR傳送給來(lái)的。//baddr為BANK地址在程序中，WRITEA和READA的CMD指令實(shí)際隱含了ACTIVE命令，所以該模塊在