【正文】 :in std_logic_vector(2 downto 0)。 ADDR :in std_logic_vector(ASIZE1 downto 0)。 REF_ACK :in std_logic。 CM_ACK :in std_logic。 NOP :out std_logic。 READA :out std_logic。 WRITEA :out std_logic。 REFRESH :out std_logic。 PRECHARGE :out std_logic。 LOAD_MODE :out std_logic。 SADDR :out std_logic_vector(ASIZE1 downto 0)。 )。 end ponent。 attribute syn_black_box:boolean。 ponent pll1 port( inclock :in std_logic。 clock :out std_logic。 locked :out std_logic。 )。 end ponent。 attribute syn_black_box of pll1:ponent is true。signal declarations signal ISA : std_logic_vector(11 downto 0)。 signal IBA : std_logic_vector(1 downto 0)。 signal ICS_N : std_logic_vector(1 downto 0)。 signal ICKE : std_logic。 signal IRAS_N : std_logic。 signal ICAS_N : std_logic。 signal IWE_N : std_logic。 signal DQIN : std_logic_vector(DSIZE1 downto 0)。 signal IDATAOUT : std_logic_vector(DSIZE1 downto 0)。 signal DQOUT : std_logic_vector(DSIZE1 downto 0)。 signal saddr : std_logic_vector(ASIZE1 downto 0)。 signal sc_cl : std_logic_vector(1 downto 0)。 signal sc_rc : std_logic_vector(1 downto 0)。 signal sc_rrd : std_logic_vector(3 downto 0)。 signal sc_pm : std_logic。 signal sc_bl : std_logic_vector(3 downto 0)。 signal load_mode : std_logic。 signal nop : std_logic。 signal reada : std_logic。 signal writea : std_logic。 signal refresh : std_logic。 signal precharge : std_logic。 signal oe : std_logic。 signal ref_req : std_logic。 signal ref_ack : std_logic。 signal cm_ack : std_logic。 signal CLK133 : std_logic。 signal CLK133B : std_logic。 signal clklocked : std_logic。 begin instantiate the control interface module control1:control_interface generic map(ASIZE=ASIZE) port map( CLK =CLK133, RESET_N =RESET_N, CMD =CMD, ADDR =ADDR, REF_ACK =ref_ack, CM_ACK =cm_ack, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SADDR =saddr, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, CMD_ACK =CMDACK )。instantiate the mand modulemand1:mandgeneric map( ASIZE =ASIZE, DSIZE =DSIZE, ROWSIZE =ROWSIZE, COLSIZE =COLSIZE, BANKSIZE =BANKSIZE, ROWSTRAT =ROWSTRAT, COLSTART =COLSTART, BANKSTART =BANKSTART, )port map( CLK =CLK133, RESET_N =RESET_N, SADDR =SADDR, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, REF_ACK =ref_ack, CM_ACK =cm_ack, OE =oe, SA =ISA, BA =IBA, CS_N =ICS_N, CKE =ICKE, RAS_N =IRAS_N, CAS_N =ICAS_N, WE_N =IWE_N )。 instantiate the data path moduledata_path1:sdr_data_pathgeneric map(DSIZE =DSIZE)port map( CLK =CLK133, RESET_N =RESET_N, OE =oe, DATAIN =DATAIN, DM =DM, DATAOUT =IDATAOUT, DQM =DQM, DQIN =DQIN, DQOUT =DQOUT )。 pll:pll1 port map( inclock =CLK, locked =clklocked, clock =CLK133 )。process(CLK133)begin if rising_edge(CLK133)then SA =ISA。 BA =IBA。 CS_N =ICS_N。 CKE =ICKE。 RAS_N =IRAS_N。 CAS_N =ICAS_N。 WE_N =IWE_N。 DQIN =DQ。 DATAOUT =IDATAOUT。 end if。end process。tristate the data bus using the OE signal from the main controller.DQ = DQOUT when OE = 39。139。else(others = 39。Z39。)。end RTL。 23 / 23