【正文】 iever。architecture Behavioral of reciever istype states is (r_start,r_center,r_wait,r_sample,r_stop)。 定義各子狀態(tài)signal state:states:=r_start。signal rxd_sync:std_logic。beginpro1:process(rxdr)begin if rxdr=39。039。 then rxd_sync=39。039。 else rxd_sync=39。139。 end if。end process。pro2:process(bclkr,resetr,rxd_sync) 主控時序、組合進程variable count:std_logic_vector(3 downto 0)。 定義中間變量variable rt:integer:=0。variable rbufs:std_logic_vector(7 downto 0)。begin if resetr=39。139。 then state=r_start。 count:=0000。 復位 elsif rising_edge(bclkr) then case state is when r_start= 狀態(tài)1，等待起始位 if rxd_sync=39。039。 then state=r_center。 r_ready=39。039。 rt:=0。 else state=r_start。 r_ready=39。039。end if。 when r_center= 狀態(tài)2，求出每位的中點 if rxd_sync=39。039。 then if count=0100 then state=r_wait。 count:=0000。 else count:=count+1。 state=r_center。 end if。 else state=r_start。 end if。 when r_wait= 狀態(tài)3，等待狀態(tài) if count=1110 then count:=0000。 if rt=framlenr then state=r_stop。 else state=r_sample。 end if。 else count:=count+1。 state=r_wait。 end if。 when r_sample=rbufs(rt):=rxd_sync。 rt:=rt+1。 state=r_wait。 狀態(tài)4，數(shù)據(jù)位采樣檢測 when r_stop=r_ready=39。139。 rbuf=rbufs。 state=r_start。 狀態(tài)4，輸出幀接收完畢信號 when others=state=r_start。 end case。 end if。end process。end Behavioral。 UART接收器仿真圖形5．結(jié)語UATR是廣泛使用的串行數(shù)據(jù)通信電路，因其要求的傳輸線少，可靠性高，傳輸距離遠，所以系統(tǒng)間互聯(lián)常采用異步串行通信接口方式。本文用VerilogHDL語言，結(jié)合有限狀態(tài)機的設計方法實現(xiàn)了UART的功能，將其核心功能集成到FPGA上，使整體設計緊湊、小巧，實現(xiàn)的UART功能穩(wěn)定、可靠。 通過本次課程設計，系統(tǒng)學習了應用EDA的VHDL語言設計、仿真與實現(xiàn)硬件的方法。在本次的設計中通過對波特率發(fā)生器、發(fā)送器和接收器模塊的設計與仿真，能實現(xiàn)通用異步收發(fā)器總模塊。也非常感謝王老師的指導和同學的幫助，讓我受益匪淺，也明白動手能力的重要性，當然也要學好理論知識。6..參考文獻[1] 1]．鄭亞民,【M】.北京：國防工業(yè)出版社，[2] 潘松,黃繼業(yè). EDA技術實驗教程（第二版）【M】.北京：科學出版社，2005[3] 江國強. 數(shù)字系統(tǒng)的VHDL設計【M】.北京：機械工業(yè)出版社，[4] 李莉,路而紅. 電子設計自動化（EDA）課程設計與項目實例【M】.北京：中國電力出版社。[5] （第二版）【M】.北京：化學工業(yè)出版社，2005[6]..【M】.北京：清華大學出版社，2005.[7].單片機軟件UART(通用異步接收/發(fā)送裝置)的設計資料 ．電子電路網(wǎng)[引用日期 20120531][8]楊躍．FPGA應用開發(fā)實戰(zhàn)技巧精粹[M]．北京：人民郵電出版社，2009．