【正文】 txdbuf=txdbuf_in,txd=txd_out,txd_done=txd_done_out)。n txd_done:out std_logic)。n architecture Behavioral of top isn ponent recievern Port (bclkr,resetr,rxdr:in std_logic。n library IEEE。超聲波探頭主要由壓電晶片組成，既可以發(fā)射超聲波，也可以接收超聲波。圖九是4 位數(shù)碼掃描顯示電路，4個數(shù)碼管分別由4個選通信號k1~k4來選擇。UART的數(shù)據(jù)幀的形式分組發(fā)送數(shù)據(jù)，以8位數(shù)據(jù)位、1位起始位和1位停止位的幀格式為例，每一個數(shù)據(jù)幀由10位數(shù)據(jù)構(gòu)成，首先是一個低電平起始位來標志幀開始，隨后由低至高發(fā)送8位數(shù)據(jù)，最后是1位高電平的停止位。停止位和空閑位都規(guī)定為高電平，這樣就保證了起始位開始處一定有一個下降沿。 UART主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。特別是進入20世紀90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA/CPLD和嵌入系統(tǒng)的多種模式。 FPGA。1 . UART簡介UART（即Universal Asynchronous Receiver Transmitter 通用異步收發(fā)器）是一種應用廣泛的短距離串行傳輸接口。 UART的幀格式UART是異步通信方式，發(fā)送方和接收方分別有各自獨立的時鐘，傳輸?shù)乃俣扔呻p方約定，使用起止式異步協(xié)議。UART串行數(shù)據(jù)傳輸?shù)氖疽鈭D如圖二所示：19圖二 串行數(shù)據(jù)傳輸發(fā)送數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位，當收到發(fā)送數(shù)據(jù)指令后，拉低線路一個數(shù)據(jù)位的時間T，接著數(shù)據(jù)按低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送奇偶校驗位和停止位（停止位為高電位），一幀數(shù)據(jù)發(fā)送結(jié)束。所以接收端需要進行過采樣來保證數(shù)據(jù)的接收，RS232標準規(guī)定的過采樣率是以發(fā)送波特率的16倍時鐘對數(shù)據(jù)進行檢測。 UART設(shè)計總模塊將發(fā)送器和接收器模塊組裝起來，就能較容易地實現(xiàn)通用異步收發(fā)器總模塊，而且硬件實現(xiàn)不需要很多資源，尤其能較靈活地嵌入到FPGA/CPLD的開發(fā)中。UART接收器接收RXD串行信號，并將其轉(zhuǎn)化為并行數(shù)據(jù)。 n txdbuf_in:in std_logic_vector(7 downto 0)。ponent transfern Port (bclkt,resett,xmit_cmd_p:in std_logic。n signal b:std_logic。library IEEE。begin if resetb=39。 設(shè)置分頻系數(shù) else t:=t+1。然而，為了避免毛刺影響，能夠得到正確的起始位信號，必須要求接收到的起始位在波特率時鐘采樣的過程中至少有一半都是屬于邏輯0才可認定接收到的是起始位。n 當XMIT_CMD_P=‘1’，狀態(tài)機轉(zhuǎn)入X_START，準備發(fā)送起始位。 UART發(fā)收器程序設(shè)計library IEEE。 txd_done:out std_logic)。begin if resett=39。139。 else xt16:=xt16+1。 else state=x_shift。 狀態(tài)4，將待發(fā)數(shù)據(jù)進行并串轉(zhuǎn)換 when x_stop= 狀態(tài)5，停止位發(fā)送狀態(tài) if xt16=01111 then if xmit_cmd_p=39。139。 end if。說明：系統(tǒng)由五個狀態(tài)（r_start,r_center,r_wait,r_sample,r_stop）和兩個進程構(gòu)成最后修改日期：。 rbuf:out std_logic_vector(7 downto 0))。039。begin if resetr=39。039。 then if count=0100 then state=r_wait。 if rt=framlenr then state=r_stop。 state=r_wait。end process。6..參考文獻[1] 1]．鄭亞民,【M】.北京：國防工業(yè)出版社，[2] 潘松,黃繼業(yè). EDA技術(shù)實驗教程（第二版）【M】.北京：科學出版社，2005[3] 江國強. 數(shù)字系統(tǒng)的VHDL設(shè)計【M】.北京：機械工業(yè)出版社，[4] 李莉,路而紅. 電子設(shè)計自動化（EDA）課程設(shè)計與項目實例【M】.北京：中國電力出版社。 UART接收器仿真圖形5．結(jié)語UATR是廣泛使用的串行數(shù)據(jù)通信電路，因其要求的傳輸線少，可靠性高，傳輸距離遠，所以系統(tǒng)間互聯(lián)常采用異步串行通信接口方式。139。 end if。 else count:=count+1。 else state=r_start。 then state=r_start。139。architecture Behavioral of reciever istype states is (r_start,r_center,r_wait,r_sample,r_stop)。