【正文】 制作，其結構和陣列型PLD不同，內部由許多獨立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設計靈活和可再配置設計能力等許多優(yōu)點。（3）嵌入式塊RAM。（6）內嵌專用硬核。因此，F(xiàn)PGA的使用非常靈活。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。(2) VHDL 語言具有強大的硬件描述能力。采用 VHDL 語言描述硬件電路時, 設計人員并不需要首先考慮選擇進行設計的器件。 QuartusⅡ簡介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。DDS這種結構主要由相位累加器、 相位調制器、 波形 ROM 查找表、 D/ A 構成。從而完成整個設計。、幅值和波形轉換部分由于采用DDS，在ROM中存有波形一個周期的n個等間隔歸一化采樣數(shù)據(jù)，改變相位累加器步進，從而改變對ROM中數(shù)據(jù)的讀取速度，即可合成不同頻率波形，存儲器中存入過量的采樣值，使得采樣點數(shù)較少時，依然能夠得到較好波形輸出，從而得到較高頻率輸出。由式（）舉例說明累加器位數(shù)不同產(chǎn)生差異：　 () 　 ()式() 產(chǎn)生的波形優(yōu)于式() ，最高頻率也高出幾倍。輸出部分有兩個部分，分別為VEE+。數(shù)模（D/A）轉換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉換成模擬量，其速度和特性直接影響整個系統(tǒng)的性能。本設計采用DAC0832 作為D/A 轉換器件，其具有數(shù)字量的輸入鎖存功能，DAC0832芯片的輸出通過放大器OP07，即可用示波器觀察。此后，當WR1由低電平變高時，控制信號成為低電平，此時，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。只允許一定頻率范圍內的信號成分正常通過，而阻止另一部分頻率成分通過的電路，叫做經(jīng)典濾波器或濾波電路。在程序設計中，主要使用的函數(shù)語句有兩種：Ifelse語句和casewhen語句。 數(shù)字信號發(fā)生器的軟件設計 本次設計的軟件部分主要運用Altera公司的QuartusⅡ軟件平臺，其開發(fā)流程基本分成2個步驟：Ⅱ軟件的設計文件可以來自QuartusⅡⅡ強大的集成功能允許信息在各種應用程序間自由交流，設計者可在一個工程內直接從某個設計文件轉換到其他任何設計文件，而不必理會設計文件是圖形格式、文本格式，還是波形格式。波形發(fā)生器可以由正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊（ch3a1）。將這些數(shù)據(jù)直按送入DAC就能得到所需方波信號。 三角波數(shù)據(jù)產(chǎn)生結構框圖按仿真按鈕可以直接進行仿真,提示信息提示你仿真成功之后,可以看到如下的仿真波形, 。本設計用VHDL語言根據(jù)傅立葉函數(shù)采集點進行掃描，分別產(chǎn)生正弦波、三角波和矩形波。本設計使用了基于Altera公司的FPGA系列，采用Altera公司提供的系統(tǒng)開發(fā)工具Quartus II軟件進行了系統(tǒng)的設計和仿真。USE 。 CNT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 定義一個1HZ頻率信號。COMPONENT SOUTPORT( CLK :IN STD_LOGIC。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。039。 ELSE SELCON=00。 ELSIF CLK1H39。 THEN DIV=DIV1。EVENT AND CLK1H=39。 END IF。 ELSIF CLK39。END PROCESS。139。當分頻系數(shù)等于24999999時分頻系數(shù)清零同時1hz信號取反。 END ONE。END ENTITY。139。USE 。SIGNAL CONT:STD_LOGIC。EVENT AND CLK=39。 ELSIF CONT=39。END PROCESS。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。EVENT AND CLK=39。正弦波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。ARCHITECTURE ONE OF SIN ISSIGNAL CNT0:INTEGER RANGE 0 TO 63。END IF。when 3 = DATA=10100101。when 11 = DATA=11110010。when 19 = DATA=11111001。when 27 = DATA=11000001。when 35 = DATA=01011111。when 43 = DATA=00010000。when 51 = DATA=00000101。when 59 = DATA=01000100。END PROCESS?？傮w電路圖參考文獻[1]朱小斌．電子測量儀器．北京：電子工業(yè)出版社，1996[2]Michael Lauterbach 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DATA=10111101。///////////////////////////////////////////// 正弦信號數(shù)據(jù)////////////////////////////////////////////PROCESS(CNT0,RST)BEGINIF RST=39。039。USE 。 THEN IF DIV11111111 THEN DIV=DIV+1。ARCHITECTURE ONE OF JOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。鋸齒波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。 THEN IF DIV00000000 THEN DIV=DIV1。 THEN IF CONT=39。PROCESS(CLK,RST)BEGINIF RST=39。ENTITY SOUT ISPORT( CLK :IN STD_LOGIC。 ELSE DIV=000000。BEGINDOUT= 00000000 WHEN DIV100000 ELSE DIN。USE 。END IF。 IF CNT1H1011111010111100000111111 THEN CNT1H=CNT1H+1。039。139。END PROCESS。 THEN IF VADD=39。END IF。139。 END IF。 ELSIF CLK1H39。COMPONENT SINPORT( CLK :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL SELCON :STD_LOGIC_VECTOR(1 DOWNTO 0)。ARCHITECTURE ONE OF SUN ISSIGNAL DCLK:STD_LOGIC。 RST :IN STD_LOGIC。但由于設計者能力有限，本系統(tǒng)仍然有著很多可改進的地方，比如可以升級為輸出頻率、幅值可調的波形，或者輸出任意波形以更貼近實際情況。 ，即正弦波幅值采樣存儲和正弦波波形的還原輸出。（3）正弦波數(shù)據(jù)產(chǎn)生模塊正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個已寫好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入DAC就能得到所需正弦波信號。 方波數(shù)據(jù)產(chǎn)生結構框圖方波信號仿真：按仿真按鈕可以直接進行仿真,提示信息提示你仿真成功后。在芯片里面要處理的就有波形產(chǎn)生器產(chǎn)生相應的數(shù)據(jù)后輸出8位的數(shù)據(jù)到數(shù)據(jù)選擇模塊中,通過按鈕發(fā)出選擇數(shù)據(jù)的指令,3選1的數(shù)據(jù)選擇器選擇相應的數(shù)據(jù)進行輸出,把這些數(shù)據(jù)輸入D/A模塊中,通過D/A模塊對數(shù)據(jù)轉換,在它的輸出端就可得到相應的波形。如此眾多的設計方法幫助設計者輕松地完成設計輸入。二者都屬于流程控制語句。 濾波電路4. 系統(tǒng)軟件設計本設計主要是由FPGA為核心控制一些簡單外圍電路輸出可控的方波、三角波、鋸齒波、正弦波。DAC0832各引腳編號及其作用：① 1號CS引腳：片選信號輸入線，低電平有效；② 2號WR1引腳：為輸入寄存器的寫選通信號；③ 3號AGND引腳：模擬地，模擬信號和基準電源的參考地；④ 47，1316號D0D7引腳：數(shù)據(jù)輸入線，TLL電平；⑤ 8號V ref引腳：基準電壓輸入（10V～+10V）；⑥ 9號RFB引腳：反饋信號輸入線，芯片內部有反饋電阻；⑦ 10號DGND引腳：數(shù)字地；⑧ 11號IOUT1引腳：電流輸出線，當輸入全為1時，IOUT1最大；⑨ 12號IOUT2引腳：電流輸出線，其值與IOUT1為一常數(shù)；⑩ 17號XFRE引腳：數(shù)據(jù)傳送控制信號輸入線，低電平有效；? 18號WR2引腳：為DAC寄存器寫選通輸入線；