【正文】 制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨(dú)立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。（3）嵌入式塊RAM。（6）內(nèi)嵌專(zhuān)用硬核。因此，F(xiàn)PGA的使用非常靈活。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力。采用 VHDL 語(yǔ)言描述硬件電路時(shí), 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。 QuartusⅡ簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。DDS這種結(jié)構(gòu)主要由相位累加器、 相位調(diào)制器、 波形 ROM 查找表、 D/ A 構(gòu)成。從而完成整個(gè)設(shè)計(jì)。、幅值和波形轉(zhuǎn)換部分由于采用DDS，在ROM中存有波形一個(gè)周期的n個(gè)等間隔歸一化采樣數(shù)據(jù)，改變相位累加器步進(jìn)，從而改變對(duì)ROM中數(shù)據(jù)的讀取速度，即可合成不同頻率波形，存儲(chǔ)器中存入過(guò)量的采樣值，使得采樣點(diǎn)數(shù)較少時(shí)，依然能夠得到較好波形輸出，從而得到較高頻率輸出。由式（）舉例說(shuō)明累加器位數(shù)不同產(chǎn)生差異：　 () 　 ()式() 產(chǎn)生的波形優(yōu)于式() ，最高頻率也高出幾倍。輸出部分有兩個(gè)部分，分別為VEE+。數(shù)模（D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個(gè)系統(tǒng)的性能。本設(shè)計(jì)采用DAC0832 作為D/A 轉(zhuǎn)換器件，其具有數(shù)字量的輸入鎖存功能，DAC0832芯片的輸出通過(guò)放大器OP07，即可用示波器觀察。此后，當(dāng)WR1由低電平變高時(shí)，控制信號(hào)成為低電平，此時(shí)，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù)DB的變化而變化。只允許一定頻率范圍內(nèi)的信號(hào)成分正常通過(guò)，而阻止另一部分頻率成分通過(guò)的電路，叫做經(jīng)典濾波器或?yàn)V波電路。在程序設(shè)計(jì)中，主要使用的函數(shù)語(yǔ)句有兩種：Ifelse語(yǔ)句和casewhen語(yǔ)句。 數(shù)字信號(hào)發(fā)生器的軟件設(shè)計(jì) 本次設(shè)計(jì)的軟件部分主要運(yùn)用Altera公司的QuartusⅡ軟件平臺(tái)，其開(kāi)發(fā)流程基本分成2個(gè)步驟：Ⅱ軟件的設(shè)計(jì)文件可以來(lái)自QuartusⅡⅡ強(qiáng)大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計(jì)者可在一個(gè)工程內(nèi)直接從某個(gè)設(shè)計(jì)文件轉(zhuǎn)換到其他任何設(shè)計(jì)文件，而不必理會(huì)設(shè)計(jì)文件是圖形格式、文本格式，還是波形格式。波形發(fā)生器可以由正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊（ch3a1）。將這些數(shù)據(jù)直按送入DAC就能得到所需方波信號(hào)。 三角波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖按仿真按鈕可以直接進(jìn)行仿真,提示信息提示你仿真成功之后,可以看到如下的仿真波形, 。本設(shè)計(jì)用VHDL語(yǔ)言根據(jù)傅立葉函數(shù)采集點(diǎn)進(jìn)行掃描，分別產(chǎn)生正弦波、三角波和矩形波。本設(shè)計(jì)使用了基于Altera公司的FPGA系列，采用Altera公司提供的系統(tǒng)開(kāi)發(fā)工具Quartus II軟件進(jìn)行了系統(tǒng)的設(shè)計(jì)和仿真。USE 。 CNT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 定義一個(gè)1HZ頻率信號(hào)。COMPONENT SOUTPORT( CLK :IN STD_LOGIC。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。039。 ELSE SELCON=00。 ELSIF CLK1H39。 THEN DIV=DIV1。EVENT AND CLK1H=39。 END IF。 ELSIF CLK39。END PROCESS。139。當(dāng)分頻系數(shù)等于24999999時(shí)分頻系數(shù)清零同時(shí)1hz信號(hào)取反。 END ONE。END ENTITY。139。USE 。SIGNAL CONT:STD_LOGIC。EVENT AND CLK=39。 ELSIF CONT=39。END PROCESS。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。EVENT AND CLK=39。正弦波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。ARCHITECTURE ONE OF SIN ISSIGNAL CNT0:INTEGER RANGE 0 TO 63。END IF。when 3 = DATA=10100101。when 11 = DATA=11110010。when 19 = DATA=11111001。when 27 = DATA=11000001。when 35 = DATA=01011111。when 43 = DATA=00010000。when 51 = DATA=00000101。when 59 = DATA=01000100。END PROCESS?？傮w電路圖參考文獻(xiàn)[1]朱小斌．電子測(cè)量?jī)x器．北京：電子工業(yè)出版社，1996[2]Michael Lauterbach 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致謝辭在這里感謝指導(dǎo)老師李沅給我耐心的指導(dǎo)，在這次設(shè)計(jì)期間，碰到許多專(zhuān)業(yè)方面的難題，李老師都一一幫我解答，特別在教學(xué)繁忙的情況下，還為我們提供了許多寶貴的資料和意見(jiàn)，并幫我們作出了詳細(xì)的分析，使我們更加順利地完成此次畢業(yè)設(shè)計(jì)。when 61 = DATA=01011100。when 53 = DATA=00001110。when 45 = DATA=00000110。when 37 = DATA=01000111。when 29 = DATA=10101010。when 21 = DATA=11101110。when 13 = DATA=11111011。when 5 = DATA=10111101。///////////////////////////////////////////// 正弦信號(hào)數(shù)據(jù)////////////////////////////////////////////PROCESS(CNT0,RST)BEGINIF RST=39。039。USE 。 THEN IF DIV11111111 THEN DIV=DIV+1。ARCHITECTURE ONE OF JOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。鋸齒波數(shù)據(jù)產(chǎn)生文件LIBRARY IEEE。 THEN IF DIV00000000 THEN DIV=DIV1。 THEN IF CONT=39。PROCESS(CLK,RST)BEGINIF RST=39。ENTITY SOUT ISPORT( CLK :IN STD_LOGIC。 ELSE DIV=000000。BEGINDOUT= 00000000 WHEN DIV100000 ELSE DIN。USE 。END IF。 IF CNT1H1011111010111100000111111 THEN CNT1H=CNT1H+1。039。139。END PROCESS。 THEN IF VADD=39。END IF。139。 END IF。 ELSIF CLK1H39。COMPONENT SINPORT( CLK :IN STD_LOGIC。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。SIGNAL SELCON :STD_LOGIC_VECTOR(1 DOWNTO 0)。ARCHITECTURE ONE OF SUN ISSIGNAL DCLK:STD_LOGIC。 RST :IN STD_LOGIC。但由于設(shè)計(jì)者能力有限，本系統(tǒng)仍然有著很多可改進(jìn)的地方，比如可以升級(jí)為輸出頻率、幅值可調(diào)的波形，或者輸出任意波形以更貼近實(shí)際情況。 ，即正弦波幅值采樣存儲(chǔ)和正弦波波形的還原輸出。（3）正弦波數(shù)據(jù)產(chǎn)生模塊正弦波產(chǎn)生方法是由主控制模塊提供波型頻率，按照主控制模塊的頻率依次從64個(gè)已寫(xiě)好的正弦數(shù)據(jù)中取值，然后這些數(shù)據(jù)直按送入DAC就能得到所需正弦波信號(hào)。 方波數(shù)據(jù)產(chǎn)生結(jié)構(gòu)框圖方波信號(hào)仿真：按仿真按鈕可以直接進(jìn)行仿真,提示信息提示你仿真成功后。在芯片里面要處理的就有波形產(chǎn)生器產(chǎn)生相應(yīng)的數(shù)據(jù)后輸出8位的數(shù)據(jù)到數(shù)據(jù)選擇模塊中,通過(guò)按鈕發(fā)出選擇數(shù)據(jù)的指令,3選1的數(shù)據(jù)選擇器選擇相應(yīng)的數(shù)據(jù)進(jìn)行輸出,把這些數(shù)據(jù)輸入D/A模塊中,通過(guò)D/A模塊對(duì)數(shù)據(jù)轉(zhuǎn)換,在它的輸出端就可得到相應(yīng)的波形。如此眾多的設(shè)計(jì)方法幫助設(shè)計(jì)者輕松地完成設(shè)計(jì)輸入。二者都屬于流程控制語(yǔ)句。 濾波電路4. 系統(tǒng)軟件設(shè)計(jì)本設(shè)計(jì)主要是由FPGA為核心控制一些簡(jiǎn)單外圍電路輸出可控的方波、三角波、鋸齒波、正弦波。DAC0832各引腳編號(hào)及其作用：① 1號(hào)CS引腳：片選信號(hào)輸入線，低電平有效；② 2號(hào)WR1引腳：為輸入寄存器的寫(xiě)選通信號(hào)；③ 3號(hào)AGND引腳：模擬地，模擬信號(hào)和基準(zhǔn)電源的參考地；④ 47，1316號(hào)D0D7引腳：數(shù)據(jù)輸入線，TLL電平；⑤ 8號(hào)V ref引腳：基準(zhǔn)電壓輸入（10V～+10V）；⑥ 9號(hào)RFB引腳：反饋信號(hào)輸入線，芯片內(nèi)部有反饋電阻；⑦ 10號(hào)DGND引腳：數(shù)字地；⑧ 11號(hào)IOUT1引腳：電流輸出線，當(dāng)輸入全為1時(shí)，IOUT1最大；⑨ 12號(hào)IOUT2引腳：電流輸出線，其值與IOUT1為一常數(shù)；⑩ 17號(hào)XFRE引腳：數(shù)據(jù)傳送控制信號(hào)輸入線，低電平有效；? 18號(hào)WR2引腳：為DAC寄存器寫(xiě)選通輸入線；