【正文】 編程方式。 FPGA的基本特點主要有：（6）內(nèi)嵌專用硬核。（5）底層嵌入功能單元。布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲結(jié)構(gòu)。（3）嵌入式塊RAM。FPGA一般依賴寄存器完成同步時序邏輯設(shè)計。FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。每個單元簡介如下：（1）可編程輸入/輸出單元（I/O單元）。1985年Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA，這是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結(jié)構(gòu)和陣列型PLD不同，內(nèi)部由許多獨立的可編程模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快，設(shè)計靈活和可再配置設(shè)計能力等許多優(yōu)點。Altera公司把自己的可編程邏輯器件產(chǎn)品中的MAX系列（乘積項技術(shù)，EEPROM技術(shù)）、FLEX系列（查找表技術(shù)，SRAM工藝）都叫做CPLD；而把也是SRAM工藝、基于查找表技術(shù)、要外掛配置用的FLEX系列的EPROM叫做FPGA。兩者的功能基本相同，只是實現(xiàn)原理略有不同，但有時可以忽略這兩者的區(qū)別。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路（Application Special Integrated Circuit, ASIC）芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在 實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件（Field Programmable Logic Device, FPLD）,其中應(yīng)用最廣泛的當屬CPLD和FPGA[1]。 DDS各部分輸出波形 FPGA簡介數(shù)字集成電路從產(chǎn)生到現(xiàn)在，經(jīng)過了早期的電子管、晶體管、小中規(guī)模集成電路，到大規(guī)模、超大規(guī)模集成電路（VLSIC）以及許多既有特定功能的專用集成電路的發(fā)展過程?？梢姡l率控制字K越大，相位累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。由于受到字長的限制，相位累加器累加到一定值后，就會產(chǎn)生一次累加溢出，這樣波形存儲器的地址就會循環(huán)一次，輸出波形循環(huán)一周。波形存儲器的輸出數(shù)據(jù)送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅度值轉(zhuǎn)換成一定頻率的模擬信號，從而將波形重新合成出來。相位累加器的輸出與波形存儲器的地址線相連，相當于對波形存儲器進行查表，這樣就可以把存儲在波形存儲器中的信號抽樣值（二進制編碼值）查出。相位累加器由加法器和寄存器級聯(lián)而成，它將寄存器的輸出反饋到加法器的輸入端實現(xiàn)累加的功能。DDS系統(tǒng)中的參考時鐘通常由一個高穩(wěn)定度的晶體振蕩器來產(chǎn)生，用來作為整個系統(tǒng)各個組成部分的同步時鐘。DDS電路一般由參考時鐘、相位累加器、波形存通濾波器（LPF）組成。只不過在DDS技術(shù)中，這個過程被顛倒過來了。奈圭斯特采樣定理是任何模擬信號進行數(shù)字化處理的基礎(chǔ)，它描述的是一個帶限的模擬信號經(jīng)抽樣變成離散序列后可不可以由這些離散序列恢復出原始模擬信號的問題。本課題的主要研究內(nèi)容是參考直接數(shù)字頻率合成原理（DDS）技術(shù)[6]，利用Quartus II ，VHDL語言作為開發(fā)語言，基于FPGA配合相應(yīng)外圍電路實現(xiàn)一個數(shù)字信號發(fā)生器，其電路結(jié)構(gòu)簡單，容易擴展，具有極大的靈活性和方便性，實現(xiàn)了產(chǎn)生頻率、幅度可調(diào)的正弦波、三角波、方波的信號發(fā)生器。我國研制任意波形發(fā)生器是從上世紀90年代開始的，近年來有一批本土廠商奮起直追，取得了可喜的成果。Tektronix公司的獨立結(jié)構(gòu)任意波形發(fā)生器AFG3000系列功能完善，人機界面友好，操作方便，可以以多種方式連接到PC機上，其最高采樣率能達到2GS/s，輸出正弦信號最高頻率為240MHz，任意波頻率最高能達到50MHz，并配備的強大的波形編輯軟件Arbexpress，用戶可以方便地創(chuàng)建和編輯自己的波形。從目前發(fā)展狀況來看，國外數(shù)字信號發(fā)生器的研制和生產(chǎn)技術(shù)已經(jīng)較為成熟。 國內(nèi)外發(fā)展現(xiàn)狀采用可變時鐘和計數(shù)器尋址波形存儲器的任意波形發(fā)生器[4]在一段時期內(nèi)曾得到廣泛的應(yīng)用，其取樣時鐘頻率較高且可調(diào)節(jié)，然而這種波形發(fā)生器對硬件要求比較高，需要高性能的鎖相環(huán)和截止頻率可調(diào)的低通濾波器，且頻率分辨率低，頻率切換速度較慢，已經(jīng)逐步退出市場。其中混和信號源主要輸出模擬波形；邏輯信號源輸出數(shù)字碼形。信號源主要給被測電路提供所需要的已知信號（各種波形），然后用其它儀表進行測量的參數(shù)。凡是能產(chǎn)生測試信號的儀器，統(tǒng)稱為信號源，也稱為信號發(fā)生器，它用于產(chǎn)生被測電路所需特定參數(shù)的電測試信號。現(xiàn)場可編程門陣列器件具有容量大、運算速度快、現(xiàn)場可編程等優(yōu)點，使得許多復雜的電路有了新的實現(xiàn)途徑，越來越被廣泛地應(yīng)用到實際系統(tǒng)中。傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大、靈活性和穩(wěn)定性也相對較差。特別是在通信系統(tǒng)的科研實驗中，常常需要用到不同頻率和幅度的信號，如正弦波、三角波、方波和鋸齒波等。關(guān)鍵詞：直接數(shù)字頻率合成；數(shù)字波形發(fā)生器；FPGA；DDS；VHDL目 錄1. 緒論 1 背景與意義 1 國內(nèi)外發(fā)展現(xiàn)狀 12. 設(shè)計簡介 1 DDS技術(shù) 1 FPGA簡介 2 VHDL簡介 4 QuartusⅡ簡介 63. 系統(tǒng)硬件電路設(shè)計 8 數(shù)字信號發(fā)生器的系統(tǒng)組成 8 設(shè)計原理及要求 8 輸入部分 幅值和波形轉(zhuǎn)換部分 9 11 電源電路的設(shè)計 11 FPGA部分 12 D/A轉(zhuǎn)換部分 13 DAC0832轉(zhuǎn)換器簡介 14 154. 系統(tǒng)軟件設(shè)計 16 16 16 數(shù)字信號發(fā)生器的軟件設(shè)計 18 19 19 主控制模塊 20 波形數(shù)據(jù)產(chǎn)生模塊 20 235. 設(shè)計總結(jié) 25附 錄 26參考文獻 356. 致謝辭 36 第 II 頁 共 II頁中北大學2012屆畢業(yè)設(shè)計說明書1緒論 背景與意義在電子技術(shù)領(lǐng)域，常常需要波形、頻率、幅度都可調(diào)的電信號，用于產(chǎn)生這種電信號的電子儀器稱作信號發(fā)生器。中北大學2012屆畢業(yè)設(shè)計說明書 畢業(yè)設(shè)計說明書基于FPGA多功能波形發(fā)生器的設(shè)計 第 2 頁 共 45 頁基于FPGA的多功能波形發(fā)生器的設(shè)計摘 要數(shù)字信號發(fā)生器是數(shù)字信號處理中不可缺少的調(diào)試設(shè)備，在生產(chǎn)生活中的應(yīng)用非常廣泛。本文所設(shè)計的內(nèi)容就是基于FPGA實現(xiàn)數(shù)字信號發(fā)生器的設(shè)計，F(xiàn)PGA具有密度高，功耗低，體積小，可靠性高等特點，設(shè)計時可以不必過多考慮具體硬件連接；本設(shè)計中應(yīng)用VHDL硬件描述語言進行描述，使該數(shù)字信號發(fā)生器可以產(chǎn)生正弦波、方波、三角波、三個獨立的波形，并能對所產(chǎn)生的三種波形的頻率和幅度進行調(diào)節(jié)。信號發(fā)生器是一種常用的信號源，廣泛運用于科學研究、生產(chǎn)實踐和教學試驗等領(lǐng)域。作為一種為電子測量和計量提供電信號的設(shè)備，它和萬用表、示波器、頻率計等儀器一樣，是最普通、最基本，也是運用最廣泛的電子儀器之一，幾乎所有電參量的測量都需要用到信號發(fā)生器。近年來，以數(shù)字技術(shù)為基礎(chǔ)的數(shù)字信號發(fā)生器得到了飛速的發(fā)展，性能指標都達到了一個新的水平。而且隨著當今電子系統(tǒng)的越來越復雜，毫無疑問，數(shù)字信號發(fā)生器正在成為模擬復雜信號的事實標準。信號源是根據(jù)用戶對其波形的命令來產(chǎn)生信號的電子儀器。信號源有很多種分類方法，其中一種方法可分為混和信號源和邏輯信號源兩種?；旌托盘栐从挚煞譃楹瘮?shù)信號發(fā)生器和任意波形/函數(shù)發(fā)生器，其中函數(shù)信號發(fā)生器輸出標準波形，如正弦波、方波等，任意波/函數(shù)發(fā)生器輸出用戶自定義的任意波形；邏輯信號發(fā)生器又可分為脈沖信號發(fā)生器和碼型發(fā)生器，其中脈沖信號發(fā)生器驅(qū)動較小個數(shù)的方波或脈沖波輸出，碼型發(fā)生器生成許多通道的數(shù)字碼型。目前市場上的數(shù)字信號發(fā)生器主要采用直接數(shù)字合成（Direct Digital synthesizer ，DDS）技術(shù)，這種波形發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號、各種調(diào)制信號，同時還能和計算機配合產(chǎn)生用戶自定義的有限帶寬的任意信號，可以為多領(lǐng)域的測試提供寬帶寬、高分辨率的測試信號。以安捷倫（Agilent）和 泰克（Tektronix）為代表的國際電子測量儀器公司在此領(lǐng)域進行了卓有成效的研究和開發(fā)，其產(chǎn)品無論在技術(shù)上還是市場占有率方面在國際上都享有盛譽，但其價格也相當昂貴，高端型號每臺價格都在幾萬美金左右，低端的也要幾萬人民幣。最高輸出頻率500MHz。例如南京盛普科技電子有限公司的SPF120型信號發(fā)生器的主波輸出頻率達到了120MHz，任意波最高頻率為100KHz；北京普源精電科技有限公司（RIGOL）生產(chǎn)的DG1000/2000/3000系列任意波形發(fā)生器，在性能上已經(jīng)大略相當于國外中低端產(chǎn)品。 第 36 頁 共 36頁2. 設(shè)計簡介 DDS技術(shù) DDS與大多數(shù)的數(shù)字信號處理技術(shù)一樣，它的基礎(chǔ)仍然是奈圭斯特采定理。奈圭斯特采樣定理告訴我們，當抽樣頻率大于或者等于模擬信號最高頻率的兩倍時，可以由抽樣得到的離散序列無失真地恢復出原始模擬信號。DDS不是對模擬信號進行抽樣，而是一個假定抽樣過程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何通過某種方法把已經(jīng)量化的數(shù)值重建原始信號的問題。 DDS基本結(jié)構(gòu)框圖其中，f c為參考時鐘頻率，K為頻率控制字，N為相位累加器位數(shù)，A為波形存儲器地址位數(shù)，D為波形存儲器的數(shù)據(jù)位字長和D/A轉(zhuǎn)換器位數(shù)。頻率控制字（Frequency Control Word，F(xiàn)CW）實際上是二進制編碼的相位增量值，它作為相位累加器的輸入。在每一個時鐘脈沖f c，相位累加器把頻率字K累加一次，累加器的輸出相應(yīng)增加一個步長的相位增量，由此可以看出，相位累加器的輸出數(shù)據(jù)實質(zhì)上是以K為步長的線性遞增序列（在相位累加器產(chǎn)生溢出以前），它反映了合成信號的相位信息。在系統(tǒng)時鐘脈沖的作用下，相位累加器不停的累加，即不停的查表。若波形存儲器中存放的是正弦波幅度量化數(shù)據(jù)，那么D/A轉(zhuǎn)換器的輸出是近似正弦波的階梯波，還需要后級的低通平滑濾波器進一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號。相位累加器的溢出頻率即為合成信號的頻率。故改變頻率字（即相位增量），就可以改變相位累加器的溢出時間，在參考頻率不變的條件下就可以改變輸出信號的頻率。但是，隨著為電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導體廠商來獨立承擔。CPLD是復雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。不同廠家對可編程邏輯器件的叫法也不盡相同。早期的可編程邏輯器件都屬于低密度PLD（Programmable Logic Device），結(jié)構(gòu)簡單，設(shè)計靈活，但規(guī)模小，難以實現(xiàn)復雜的邏輯功能。FPGA一般由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。目前大多數(shù)FPGA的I/O單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電氣標準與I/O物理特性；可以