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正文內(nèi)容

基于fpga函數(shù)信號發(fā)生器的設(shè)計(jì)(留存版)

2025-08-10 15:10上一頁面

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【正文】 硬件描述能力。因此,F(xiàn)PGA的使用非常靈活。(6)內(nèi)嵌專用硬核。1985年Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA,這是一種新型的高密度PLD,采用CMOSSRAM工藝制作,其結(jié)構(gòu)和陣列型PLD不同,內(nèi)部由許多獨(dú)立的可編程模塊組成,邏輯模塊之間可以靈活地相互連接,具有密度高、編程速度快,設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。相位累加器的輸出與波形存儲器的地址線相連,相當(dāng)于對波形存儲器進(jìn)行查表,這樣就可以把存儲在波形存儲器中的信號抽樣值(二進(jìn)制編碼值)查出。Tektronix公司的獨(dú)立結(jié)構(gòu)任意波形發(fā)生器AFG3000系列功能完善,人機(jī)界面友好,操作方便,可以以多種方式連接到PC機(jī)上,其最高采樣率能達(dá)到2GS/s,輸出正弦信號最高頻率為240MHz,任意波頻率最高能達(dá)到50MHz,并配備的強(qiáng)大的波形編輯軟件Arbexpress,用戶可以方便地創(chuàng)建和編輯自己的波形。特別是在通信系統(tǒng)的科研實(shí)驗(yàn)中,常常需要用到不同頻率和幅度的信號,如正弦波、三角波、方波和鋸齒波等。信號源是根據(jù)用戶對其波形的命令來產(chǎn)生信號的電子儀器。奈圭斯特采樣定理告訴我們,當(dāng)抽樣頻率大于或者等于模擬信號最高頻率的兩倍時(shí),可以由抽樣得到的離散序列無失真地恢復(fù)出原始模擬信號。故改變頻率字(即相位增量),就可以改變相位累加器的溢出時(shí)間,在參考頻率不變的條件下就可以改變輸出信號的頻率。一般來說,比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表,但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異,而且寄存器和查找表的組合模式也不同。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。(4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān)。目前Altera已經(jīng)停止了對Maxplus II 的更新支持,Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。程序下載到 FPGA 上實(shí)現(xiàn) ,經(jīng)過D/ A 輸出波形。若要使頻率調(diào)節(jié)步進(jìn)減小到1Hz,對晶振有特殊要求,它的振蕩頻率必須是2的N次冪。因此在波形RAM之后要設(shè)計(jì)一個(gè)D/A轉(zhuǎn)換電路。 DAC0832引腳圖,當(dāng)ILE為高電平,片選信號CS 和寫信號WR1為低電平時(shí),輸入寄存器控制信號為1,這種情況下,輸入寄存器的輸出隨輸入而變化。由于頻率和幅度改變在Quartus Ⅱ軟件平臺下不能明顯仿真步進(jìn)變化,所以本設(shè)計(jì)沒有介紹步進(jìn)仿真。 系統(tǒng)RTL圖設(shè)計(jì)的波形發(fā)生器就是為了得到正弦波、三角波、方波這三種波形,并可通過按鈕選擇輸出波形。:CLK為主控模塊提供的頻率信號,RST為復(fù)位鍵,DIN為主控模塊提供幅度信號,DOUT為產(chǎn)生的波型數(shù)據(jù)信號。使用VHDL語言描述硬件系統(tǒng)使得FPGA技術(shù)有了更廣闊的應(yīng)用領(lǐng)域。 SEL :IN STD_LOGIC。END COMPONENT。PROCESS(CLK1H,RST,SEL)BEGINIF RST=39。 THEN DIV=00000000。 ELSIF CLK1H39。 DCNT=00000000。EVENT AND CLK=39。U3: SIN PORT MAP(DCLK,RST,DOUT0)。EVENT AND CLK=39。ARCHITECTURE ONE OF SOUT ISSIGNAL DIV :STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END ONE。 THEN CNT0=CNT0+1。when 10 = DATA=11101011。when 26 = DATA=11001100。when 42 = DATA=00010111。when 58 = DATA=00111001。通過這一個(gè)多月的時(shí)間,使我學(xué)到許多知識,明白了許多以前上課時(shí)無法理解的知識,還積累了一些較簡單的問題解決方案。when 54 = DATA=00010101。when 38 = DATA=00111100。when 22 = DATA=11101110。when 6 = DATA=11001000。 THEN CNT0=0。 ELSE DIV=00000000。USE 。039。 RST :IN STD_LOGIC。PROCESS(CLK,RST)BEGINIF RST=39。END PROCESS。 THEN 當(dāng)RST=0時(shí)復(fù)位CNT1H=(OTHERS=39。PROCESS(CLK,RST,DIV)BEGINIF RST=39。END PROCESS。END IF。 RST :IN STD_LOGIC。COMPONENT FOUTPORT( CLK :IN STD_LOGIC。 VADD :IN STD_LOGIC。幅值采樣是將一個(gè)周期正弦波進(jìn)行64等分,將64個(gè)采樣點(diǎn)進(jìn)行量化處理,量化值=255*sin360/64(V),將64點(diǎn)量化值存入存儲器??梢钥吹饺缦路抡娌ㄐ?。Ⅱ處理一個(gè)設(shè)計(jì)時(shí),軟件編譯器讀取設(shè)計(jì)文件信息,產(chǎn)生用于器件編程、仿真、定時(shí)分析的輸出文件。輸入部分為8個(gè)按鍵值,分別用于控制波型的選擇、波型的調(diào)節(jié);輸出部分由一個(gè)8位的DA組成,由FPGA將數(shù)據(jù)波型數(shù)據(jù)送給DA轉(zhuǎn)換輸出模擬波型信號。能完成數(shù)字量輸入到模擬量(電流)輸出的轉(zhuǎn)換。芯片的工作電壓為+5V。因此,只要控制S 的值就可準(zhǔn)確實(shí)現(xiàn)頻率步進(jìn)為10 Hz 的等步進(jìn)調(diào)頻。本研究的重點(diǎn)就是用VHDL來實(shí)現(xiàn)DDS的功能 ,能夠達(dá)到高精度的輸出 ,同時(shí)標(biāo)準(zhǔn)波形數(shù)據(jù)生成存放在 ROM 中 ,可以簡化運(yùn)算過程 ,提高運(yùn)算速度 ,加快反應(yīng)時(shí)間。Quartus II支持Altera的IP核,包含了LPM/MegaFunction宏功能模塊庫,使用戶可以充分利用成熟的模塊,簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。1987年底,VHDL被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。目前大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式,即通過軟件的靈活配置,可適應(yīng)不同的電氣標(biāo)準(zhǔn)與I/O物理特性;可以調(diào)整匹配阻抗特性,上下拉電阻;可以調(diào)整輸出驅(qū)動電流的大小等;(2)基本可編程邏輯單元。若波形存儲器中存放的是正弦波幅度量化數(shù)據(jù),那么D/A轉(zhuǎn)換器的輸出是近似正弦波的階梯波,還需要后級的低通平滑濾波器進(jìn)一步抑制不必要的雜波就可以得到頻譜比較純凈的正弦波信號。例如南京盛普科技電子有限公司的SPF120型信號發(fā)生器的主波輸出頻率達(dá)到了120MHz,任意波最高頻率為100KHz;北京普源精電科技有限公司(RIGOL)生產(chǎn)的DG1000/2000/3000系列任意波形發(fā)生器,在性能上已經(jīng)大略相當(dāng)于國外中低端產(chǎn)品。近年來,以數(shù)字技術(shù)為基礎(chǔ)的數(shù)字信號發(fā)生器得到了飛速的發(fā)展,性能指標(biāo)都達(dá)到了一個(gè)新的水平?,F(xiàn)場可編程門陣列器件具有容量大、運(yùn)算速度快、現(xiàn)場可編程等優(yōu)點(diǎn),使得許多復(fù)雜的電路有了新的實(shí)現(xiàn)途徑,越來越被廣泛地應(yīng)用到實(shí)際系統(tǒng)中。本課題的主要研究內(nèi)容是參考直接數(shù)字頻率合成原理(DDS)技術(shù)[6],利用Quartus II ,VHDL語言作為開發(fā)語言,基于FPGA配合相應(yīng)外圍電路實(shí)現(xiàn)一個(gè)數(shù)字信號發(fā)生器,其電路結(jié)構(gòu)簡單,容易擴(kuò)展,具有極大的靈活性和方便性,實(shí)現(xiàn)了產(chǎn)生頻率、幅度可調(diào)的正弦波、三角波、方波的信號發(fā)生器。由于受到字長的限制,相位累加器累加到一定值后,就會產(chǎn)生一次累加溢出,這樣波形存儲器的地址就會循環(huán)一次,輸出波形循環(huán)一周。FPGA的基本可編程邏輯單元是由查找表(LUT)和寄存器(Register)組成的,查找表完成純組合邏輯功能。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型,也支持用戶定義的數(shù)據(jù)類型,這樣便會給硬件描述帶來較大的自由度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。本設(shè)計(jì)主要通過VHDL語言實(shí)現(xiàn)頻率控制、波形控制、 波形數(shù)據(jù)的提取、 波形的產(chǎn)生工作。如采用32 MHz 的晶振,也能得到10 Hz 精確的等步進(jìn)調(diào)節(jié),但犧牲了波形質(zhì)量。 EPF10K50ETI1442芯片結(jié)構(gòu)圖通常情況下在硬件調(diào)試的過程中一般使用下載電纜進(jìn)行下載,而當(dāng)調(diào)試完成以后要用配置芯片對FPGA進(jìn)行配置。其主要參數(shù)如下:分辨率為8位,轉(zhuǎn)換時(shí)間為1μs,滿量程誤差為177。:初始化按鍵輸入,選擇波型,調(diào)節(jié)波型。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯(cuò)誤,編譯器還可以優(yōu)化設(shè)計(jì)文件。在這個(gè)仿真波形圖中,可以看到當(dāng)clrn為高電平的時(shí)候,出現(xiàn)一個(gè)clk時(shí)鐘脈沖的上升沿計(jì)數(shù),從0跳到255,等下一個(gè)脈沖來臨時(shí)有從255跳到0,依次重復(fù),如圖所示,波形將以方波的規(guī)律變化。正弦波形的產(chǎn)生是通過循環(huán)反復(fù)將存儲器中的64點(diǎn)采樣值通過DAC0832進(jìn)行還原輸出,得到幅值正比于64點(diǎn)采樣值的正弦波。 VDEC :IN STD_LOGIC。 RST :IN STD_LOGIC。 DATA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。END PROCESS。PROCESS(CLK1H,RST,VADD,VDEC)BEGINIF RST=39。039。039。U0: SOUT PORT MAP(DCLK,RST,DDATA,DOUT1)。039。 DIN :IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 THEN IF DIVDIN THEN DIV=DIV+1。USE 。 END IF。ELSIF CLK39。when 7 = DATA=11010010。when 23 = DATA=11100111。when 39 = DATA=00110001。when 55 = DATA=00011101。與此同時(shí)也感謝同組做課題設(shè)計(jì)的同學(xué),在設(shè)計(jì)過程中,有許多東西我不懂,他們都耐心地給我講解,給予我技術(shù)支援,幫助我解決了不少難題。when 57 = DATA=00101111。when 41 = DATA=00011111。when 25 = DATA=11010110。when 9 = DATA=11100100。139。END PROCESS。 RST :IN STD_LOGIC。139。END ENTITY。ELSIF CLK39。U2: JOUT PORT MAP(DCLK,RST,DDATA,DOUT3)。ELSIF CLK39。039。 THEN DDATA=00000000。039。BEGINCNT = DOUT0 WHEN SELCON=00 ELSE DOUT1 WHEN SELCON=01 ELSE DOUT2 WHEN SELCON=10 ELSE DOUT3 。 DOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 PDEC :IN STD_LOGIC。,比較簡單就可以產(chǎn)生,如果最低電壓設(shè)為15V,最高是255V,那么根據(jù)它的公式255/15=17,每個(gè)點(diǎn)的電壓只要依次加17就可以得到,一個(gè)波形所以采用簡單的加減算法就可實(shí)現(xiàn) 三角波采樣圖5. 設(shè)計(jì)總結(jié)FPGA是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域比較火熱的一種工具,它可以大大縮短設(shè)計(jì)需要的時(shí)間,降低成本的同時(shí)也提高了系統(tǒng)的穩(wěn)定性。這些數(shù)據(jù)直按送入DAC就能得到所需三角波信號。本次設(shè)計(jì)的數(shù)字信號發(fā)生器在QuartusⅡ。波型頻率幅度的改變可以通過按對應(yīng)的
點(diǎn)擊復(fù)制文檔內(nèi)容
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