【正文】 9。elseif rising_edge(CLK)then SAADR_int=ADDR。039。039。 signal CMD_ACK_int : std_logic。 )。 SADDR :out std_logic_vector(ASIZE1 downto 0)。 ADDR :in std_logic_vector(ASIZE1 downto 0)。附件4是SDRAM控制器頂層模塊代碼示例，通過這種調(diào)用方式將其他子模塊融合在一個統(tǒng)一的大工程下。此外，該模塊內(nèi)含用以預(yù)設(shè)某些模式參數(shù)的模式寄存器，主要包括3類：第1類是SDRAM模式控制寄存器，在LOADMODE指令時，將該寄存器的值送入SDRAM的模式寄存器中，以控制SDRAM的工作模式；第2類是SDRAM控制器的參數(shù)寄存器（LOAD_REG1），使得SDRAM控制器的工作方式與外部的SDRAM器件的工作方式匹配；第3類是SDRAM的刷新周期控制寄存器，該寄存器預(yù)設(shè)用戶定義的自動刷新計數(shù)值，用于SDRAM的刷新周期預(yù)設(shè)。代碼示例如附件1. CMD命令解析和命令相應(yīng)子模塊該模塊首先對CMD指令進(jìn)行判斷，其結(jié)果解釋輸出相應(yīng)的操作指令進(jìn)行響應(yīng)。系統(tǒng)控制接口模塊用于接收系統(tǒng)的控制信號，進(jìn)而產(chǎn)生不同的CMD命令組合；CMD命令解析模塊用于接收CMD命令并解碼成操作指令；命令響應(yīng)模塊用于接收操作指令并產(chǎn)生SDRAM的操作動作；數(shù)據(jù)通路模塊則用于控制數(shù)據(jù)的有效輸入輸出。對BANK預(yù)充電或者關(guān)閉已激活的BANK，可預(yù)充特定BANK也可同時作用于所有BANK，ABA0和BA1用于選擇BANK。SDRAM器件的管腳分為控制信號、地址和數(shù)據(jù)3類。C配置接口模塊完成對SAA7113的初始化，初始化結(jié)束后，F(xiàn)PGA等待采集圖像的命令。C總線對其內(nèi)部寄存器進(jìn)行配置，使其按照一定的格式進(jìn)行采樣。數(shù)據(jù)傳輸模塊是系統(tǒng)與外設(shè)搭建的橋梁，此模塊是將實時采集的數(shù)據(jù)高速傳輸，給外設(shè)提供信息。(3)將信號送到AD進(jìn)行模數(shù)轉(zhuǎn)換。(4)將信號傳輸?shù)接嬎銠C(jī)；(5)存儲記錄和處理數(shù)據(jù)。二、總體方案設(shè)計方案1：圖像數(shù)據(jù)的傳輸通過USB總線技術(shù)完成系統(tǒng)的初始化以及將最終的傳輸信號準(zhǔn)確無誤地傳送到上位機(jī)上。（2）異步FIFO模塊：當(dāng)FPGA接收A/D采樣的視頻數(shù)據(jù)時，由于SAA7113和FPGA一般在不同的時鐘頻率下，這就會出現(xiàn)通常所說的異步時鐘問題，處理不當(dāng)就容易出現(xiàn)亞穩(wěn)態(tài)，常用方法是在兩者之間添加一塊異步FIFO。FPGA收到采集命令后，啟動采集視頻數(shù)據(jù)模塊、異步FIFO模塊和視頻解碼模塊進(jìn)行解碼，將數(shù)據(jù)輪換寫到兩個幀存中，經(jīng)通信模塊送出，以上即為該系統(tǒng)的工作流程。通常一個SDRAM中包含幾個BANK，每個BANK的存儲單元是按行和列尋址的。（3）操作控制SDRAM的具體控制命令由一些專用控制引腳和地址線輔助完成。圖5 SDRAM控制器的結(jié)構(gòu)圖 SDRAM系統(tǒng)控制接口子模塊設(shè)計該模塊主要包括初始化和系統(tǒng)指令分析功能。例如，CMD為001時，則會輸出do_read信號為1；CMD為010時，則會輸出do_write信號為1，在同一時刻，只會輸出一種有效的操作指令。上述3類寄存器的預(yù)設(shè)值都是系統(tǒng)控制接口模塊在初始化時通過SADDR傳送給來的。附件1：library ieee。 REF_ACK :in std_logic。 SC_CL :out std_logic_vector(1 downto 0)。end control_interface。 signal SC_BL_int : std_logic_vector(3 downto 0)。 WRITEA =39。 load_reg1 =39。 if(CMD=39。00139。)then WRITEA=39。139。 else PRECHARGE=39。039。 else LOAD_REG1=39。139。use 。 COLSTART :integer:=0。 WRITEA :in std_logic。 SC_BL :in std_logic_vector(3 downto 0)。 CKE :out std_logic。 signal do_writea : std_logic。 signal do_act : std_logic。 signal rp_shift : std_logic_vector(3 downto 0)。 bankaddr =SADDR(BANKSTART+BANKSIZE1 downto BANKSTART)。039。039。)。139。039。 if((READA =39。) and (REF_REQ =39。139。039。039。) and (do_precharge =39。139。039。) or (do_precharge =39。 rw_flag = do_reada。and mand_done = 39。 rp_shift(3) = 39。039。 oe4 = 39。)then if(SC_BL = 39。0000000139。0111111139。 oe2 = oe1。139。139。附件3：library ieee。 DATAOUT :out std_logic_vector(DSIZE1 downto 0)。 signal DM1 : std_logic_vector(DSIZE/81 downto 0)。)。 end if。 DSIZE :integer:=32。port( CLK :in std_logic。 SA :out std_logic_vector(11 downto 0)。 DQM :out std_logic_vector(DSIZE/81 downto 0)。 ROWSTART :integer:=9。 READA :in std_logic。 SC_PM :in std_logic。 CS_N :out std_logic_vector(1 downto 0)。 port( CLK :in std_logic。 DQM :out std_logic_vector(DSIZE/81 downto 0)。 REF_ACK :in std_logic。 SADDR :out std_logic_vector(ASIZE1 downto 0)。 end ponent。 signal IWE_N : std_logic。 signal sc_pm : std_logic。 signal oe : std_logic。instantiate the mand modulemand1:mandgeneric map( ASIZE =ASIZE, DSIZE =DSIZE, ROWSIZE =ROWSIZE, COLSIZE =COLSIZE, BANKSIZE =BANKSIZE, ROWSTRAT =ROWSTRAT, COLSTART =COLSTART, BANKSTART =BANKSTART, )port map( CLK =CLK133, RESET_N =RESET_N, SADDR =SADDR, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, REF_ACK =ref_ack, CM_ACK =cm_ack, OE =oe, SA =ISA, BA =IBA, CS_N =ICS_N, CKE =ICKE, RAS_N =IRAS_N, CAS_N =ICAS_N, WE_N =IWE_N )。 CAS_N =ICAS_N。else(others = 39。)。 DQIN =DQ。 pll:pll1 port map( inclock =CLK, locked =clklocked, clock =CLK133 )。 signal ref_ack : std_logic。 signal load_mode : std_logic。 signal IDATAOUT : std_logic_vector(DSIZE1 downto 0)。signal declarations signal ISA : std_logic_vector(11 downto 0)。 end ponent。 NOP :out std_logic。 end ponent。 OE :in