【正文】 std_logic_vector(DSIZE1 downto 0)。entity sdr_data_path isgeneric(DSIZE:integer:=32)。 end if。039。139。139。 end if。 oe4 = oe3。039。 oe1 = 39。100039。010039。001039。)then oe_shift = (others = 39。)then if(do_writea1 = 39。 OE = 39。 oe3 = 39。 oe1 = 39。039。 end if。 else rp_done = rp_shift(0)。)then rp_shift = 39。 if(mand_delay(0) = 39。 mand_delay(6 downto 0) = mand_delay(7 downto 1)。 mand_done = 39。) or (do_lode_mode =39。) or (do_writea =39。 if((do_refresh =39。139。039。 end if。))then do_precharge =39。) and (do_writea =39。 if((PRECHARGE =39。039。139。039。039。 end if。))then do_reada =39。) and (rp_done =39。) and (mand_done =39。039。039。039。039。139。039。 rp_shift =(others=39。039。039。039。039。039。 begin rowaddr =SADDR(ROWSTART+ROWSIZE1 downto ROWSTART)。 signal rowaddr : std_logic_vector(ROWSIZE1 downto 0)。 signal oe3 : std_logic。 signal do_rw : std_logic。 signal mand_delay: std_logic_vector(7 downto 0)。 signal do_refresh : std_logic。architecture RTL of mand is signal declarations signal do_nop : std_logic。 CAS_N :out std_logic。 BA :out std_logic_vector(1 downto 0)。 REF_ACK :out std_logic。 SC_RRD :in std_logic_vector(3 downto 0)。 PRECHARGE :in std_logic。 NOP :in std_logic。 )。 BANKSIZE :integer:=2。entity mand isgeneric( ASIZE :integer:=23。.......End RTL。039。039。 end if。))then LOAD_REG1=39。 if((CMD=39。139。 end if。)then PRECHARGE=39。039。01139。 else WRITEA=39。 if(CMD=39。139。 end if。)then NOP=39。)。 load_reg2 =39。 LOAD_MODE =39。 REFRESH =39。 READA =39。 ADDR is register in order to keep it aligned with decoded mand. process(CLK,RESET_N) begin if(RESET_N=39。 signal SAADR_int : std_logic_vector(ASIZE1 downto 0)。 signal LOAD_REG2 : std_logic。 CMD_ACK :out std_logic。 SC_RRD :out std_logic_vector(3 downto 0)。 LOAD_MODE :out std_logic。 NOP :out std_logic。 CMD :in std_logic_vector(2 downto 0)。use 。因此大多數(shù)模塊調(diào)用都是通過代碼形式來調(diào)用的，讀者要熟悉并習(xí)慣使用在程序中調(diào)用另一個子模塊的方式。代碼示例如附件2. 數(shù)據(jù)通路子模塊該模塊受OE信號的控制，使數(shù)據(jù)的進(jìn)出和相應(yīng)的操作指令在時序上同步。//baddr為BANK地址在程序中，WRITEA和READA的CMD指令實際隱含了ACTIVE命令，所以該模塊在收到do_write或do_read指令后，會先進(jìn)行激活動作，經(jīng)過初始化配置規(guī)定的CAS延遲時間之后再進(jìn)行讀寫動作。此外，該模塊把系統(tǒng)非復(fù)用的地址ADDR處理為SDRAM復(fù)用的地址，分時送給SA、BA。要說明的是，SADDR是分時復(fù)用的，在初始化載入模式時，SADDR用以傳輸用戶自己定義的模式字內(nèi)容；而在正常的讀寫期間，SADDR作為地址線傳輸SDRAM所需的行、列和塊地址。之后進(jìn)行控制器的初始化配置工作，先發(fā)出指令LOADREG1給控制器載入模式字，再發(fā)出LOADREG2指令載入控制器的刷新計數(shù)器值，完成控制器初始化配置。表1 SDRAM指令譯碼對照表命令CS_RAS_CAS_WE_A10 AP空操作指令（NOP）0111X刷新指令（REF/SELF）0001X讀寫停止指令（BST）0110X模式設(shè)置指令（MRS）00000/1激活指令（ACTIVE）00110/1讀指令（READ）01010帶預(yù)充的讀指令（READA）01011寫指令（WRITE）01000帶預(yù)充的寫指令（WRITEA）01001預(yù)充指令（PRE）00100仔細(xì)分析SDRAM的各個接口信號、時序要求和工作模式，將該SDRAM控制器的內(nèi)部進(jìn)一步細(xì)化為多個功能模塊，結(jié)構(gòu)組成如圖5所示，包括系統(tǒng)控制接口模塊、CMD命令解析模塊、命令相應(yīng)模塊、數(shù)據(jù)通路模塊。由于特殊的存儲結(jié)構(gòu)，SDRAM操作指令比較多，不像SRAM一樣只有簡單的讀寫。刷新周期可由（最小刷新周期+時候周期）計算獲得。（1）SDRAM的初始化SDRAM在上電100~200μs后，必須由一個初始化進(jìn)程來配置SDRAM的模式存儲器，模式存儲器的值決定SDRAM的工作模式。但SDRAM的控制邏輯比較復(fù)雜，對時序要求也十分嚴(yán)格，這就要求有一個專門的控制器，使系統(tǒng)用戶能很方便地操作SDRAM。圖3 FPGA系統(tǒng)內(nèi)部各模塊整體框圖三、SDRAM控制模塊系統(tǒng)要把每一幅圖像數(shù)據(jù)存儲到一個SDRAM里面供后續(xù)顯示，由于SDRAM整個數(shù)據(jù)的寫入和讀出都需要一定的時間，為了避免中間等待過程，采用兩片等大的SDRAM交替工作，一片在從FIFO向其寫入時另一片向VGA輸出，使用乒乓機制交換它們的工作性質(zhì)。隨后I178。（4）圖像幀存讀寫模塊：將解碼后的數(shù)據(jù)經(jīng)由一個乒乓機制依次存放在兩片RAM中，每個里面剛好存放一幅圖像，通過乒乓機制使得兩塊存儲區(qū)域交替進(jìn)行存儲輸入和顯示輸出，避免等待，提高速度。（1）視頻接口配置模塊：視頻采集芯片SAA7113具有多種采集方式，這里FPGA通過I178。方案2： 利用兩片SDRAM進(jìn)行圖像數(shù)據(jù)的短時間存儲并快速傳輸，SDRAM是多Bank結(jié)構(gòu)，例如在一個具有兩個Bank的SDRAM的模組中，其中一個Bank在進(jìn)行預(yù)充電期間，另一個Bank卻馬上可以被讀取，這樣當(dāng)進(jìn)行一次讀取后，又馬上去讀取已經(jīng)預(yù)充電Bank的數(shù)據(jù)時，就無需等待而是可以直接讀取了，這也就大大提高了存儲器的訪問速度。圖像處理模塊是系統(tǒng)的中間緩存處理部分，此模塊為了消除或降低前期采集攜帶噪聲的影響，提高圖像質(zhì)量，將龐大的數(shù)據(jù)量進(jìn)行壓縮，以減小對存儲介質(zhì)容量的要求。相應(yīng)的，對于并行采樣系統(tǒng)，如果采樣頻率達(dá)到50MHZ，數(shù)據(jù)量并行8bit以上。(2)輸入信號帶有較大的噪聲，需要經(jīng)過一個硬件的模擬濾波單元，將信號濾波整形。如圖1所示，在數(shù)據(jù)采集過程中主要有幾個關(guān)鍵部分:(1)輸入信號的幅度較小或者過大，需要經(jīng)過放大器單元將輸入信號幅度放大或者縮小。圖1數(shù)據(jù)采集過程通常認(rèn)為如果數(shù)字邏輯電路的頻率超過50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電路系統(tǒng)的三分之一以上，就稱為高速電路。采集系統(tǒng)分模擬系統(tǒng)和數(shù)字系統(tǒng)，大多數(shù)字采集系統(tǒng)中，CMOS圖像傳感器是系統(tǒng)的成像部件，它是系統(tǒng)的“眼睛”，能夠捕獲高速運動物體的圖像，此模塊是將采集的模擬圖像轉(zhuǎn)化為數(shù)字信號輸出。USB技術(shù)具有簡單化、通用性、可靠性、熱插拔、傳輸速率高等優(yōu)點，隨之帶來的是應(yīng)用USB技術(shù)的復(fù)雜程度高、總線傳輸協(xié)議需要協(xié)調(diào)等問題。圖2 視頻監(jiān)控系統(tǒng)整體框圖以上圖像視頻監(jiān)視系統(tǒng)的大部分設(shè)計工作都集中在對FPGA的編程開發(fā)上，通過分析可以確定出FPGA需要包含如下幾個功能模塊。（3）視頻變換模塊：對得到的數(shù)字視頻流進(jìn)行解碼，識別出行、場同步信號，并且根據(jù)需要選擇采集圖像的大小，進(jìn)而變換成RGB格式的圖像數(shù)據(jù)，以便于后續(xù)顯示。系統(tǒng)上電時，F(xiàn)PGA首先從外部Flash中讀取配置數(shù)據(jù)，完成自身的程序加載，進(jìn)入工作模式狀態(tài)。下面主要針對SDRAM控制模塊的具體實現(xiàn)過程進(jìn)行詳細(xì)分析和介紹。在基于FPGA的圖像采集和集中顯示系統(tǒng)中，常常要用到這種大容量、高速度的存儲器。由于這種特殊的存儲結(jié)構(gòu)，SDRAM有以下幾個工作特性。（2）刷新和預(yù)充SDRAM的存儲單元可以理解為一個電容，總是傾向于放電，因此必須有定時刷新周期以避免數(shù)據(jù)全失。CS、RAS、CAS和WR在時鐘上升沿的狀態(tài)決定具體操作動作，地址線和BANK選擇控制線在部分操作動作中作為輔助參數(shù)輸入。圖4 總體設(shè)計框圖和外部接口信號參照SDRAM的數(shù)據(jù)手冊可知，它的指令譯碼對照表如表1所示。其工作過程如下：由計數(shù)器控制在系統(tǒng)上電約200μs后，先進(jìn)行SDRAM的初始化配置工作，由一個Pre