【正文】 23 / 23。)。else(others = 39。tristate the data bus using the OE signal from the main controller.DQ = DQOUT when OE = 39。 end if。 DQIN =DQ。 CAS_N =ICAS_N。 CKE =ICKE。 BA =IBA。 pll:pll1 port map( inclock =CLK, locked =clklocked, clock =CLK133 )。instantiate the mand modulemand1:mandgeneric map( ASIZE =ASIZE, DSIZE =DSIZE, ROWSIZE =ROWSIZE, COLSIZE =COLSIZE, BANKSIZE =BANKSIZE, ROWSTRAT =ROWSTRAT, COLSTART =COLSTART, BANKSTART =BANKSTART, )port map( CLK =CLK133, RESET_N =RESET_N, SADDR =SADDR, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, REF_ACK =ref_ack, CM_ACK =cm_ack, OE =oe, SA =ISA, BA =IBA, CS_N =ICS_N, CKE =ICKE, RAS_N =IRAS_N, CAS_N =ICAS_N, WE_N =IWE_N )。 signal clklocked : std_logic。 signal CLK133 : std_logic。 signal ref_ack : std_logic。 signal oe : std_logic。 signal refresh : std_logic。 signal reada : std_logic。 signal load_mode : std_logic。 signal sc_pm : std_logic。 signal sc_rc : std_logic_vector(1 downto 0)。 signal saddr : std_logic_vector(ASIZE1 downto 0)。 signal IDATAOUT : std_logic_vector(DSIZE1 downto 0)。 signal IWE_N : std_logic。 signal IRAS_N : std_logic。 signal ICS_N : std_logic_vector(1 downto 0)。signal declarations signal ISA : std_logic_vector(11 downto 0)。 end ponent。 locked :out std_logic。 ponent pll1 port( inclock :in std_logic。 end ponent。 SADDR :out std_logic_vector(ASIZE1 downto 0)。 PRECHARGE :out std_logic。 WRITEA :out std_logic。 NOP :out std_logic。 REF_ACK :in std_logic。 CMD :in std_logic_vector(2 downto 0)。 port( CLK :in std_logic。 end ponent。 DQM :out std_logic_vector(DSIZE/81 downto 0)。 DQIN :in std_logic_vector(DSIZE1 downto 0)。 DATAINOUT :out std_logic_vector(DSIZE1 downto 0)。 OE :in std_logic。 port( CLK :in std_logic。end mand。 WE_N :out std_logic。 RAS_N :out std_logic。 CS_N :out std_logic_vector(1 downto 0)。 SA :out std_logic_vector(11 downto 0)。 CM_ACK :out std_logic。 REF_REQ :in std_logic。 SC_PM :in std_logic。 SC_RC :in std_logic_vector(1 downto 0)。 LOAD_MODE :in std_logic。 REFRESH :in std_logic。 READA :in std_logic。 SADDR :in std_logic_vector(ASIZE1 downto 0)。 port( CLK :in std_logic。 BANKSTART :integer:=20。 ROWSTART :integer:=9。 COLSIZE :integer:=9。 DSIZE :integer:=32。end sdr_sdram。 DQM :out std_logic_vector(DSIZE/81 downto 0)。 WE_N :out std_logic。 RAS_N :out std_logic。 CS_N :out std_logic_vector(1 downto 0)。 SA :out std_logic_vector(11 downto 0)。 DATAINOUT :out std_logic_vector(DSIZE1 downto 0)。 CMDACK :out std_logic。 ADDR :in std_logic_vector(ASIZE1 downto 0)。port( CLK :in std_logic。 BANKSTART :integer:=20。 ROWSTART :integer:=9。 COLSIZE :integer:=9。 DSIZE :integer:=32。use 。end RTL。DATAOUT = DQIN。 end if。 DM1 = DM。elseif rising_edge(CLK)then DIN1 = DATAIN。039。)。 DIN2 =(others=39。039。039。 signal DM1 : std_logic_vector(DSIZE/81 downto 0)。architecture RTL of sdr_data_path is signal declarations signal DIN1 : std_logic_vector(DSIZE1 downto 0)。 )。 DQOUT :out std_logic_vector(DSIZE1 downto 0)。 DATAOUT :out std_logic_vector(DSIZE1 downto 0)。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。 RESET_N :in std_logic。entity sdr_data_path isgeneric(DSIZE:integer:=32)。附件3：library ieee。 end if。 OE = oe4。039。139。139。139。139。139。 end if。