【正文】 end 其程序的仿真波形如圖 ，由波形可以看出，兩片存儲(chǔ)器的寫信號(hào)由幀同步信號(hào)（ VSYNC）控制，即兩片存儲(chǔ)器分別存儲(chǔ)奇幀和偶幀數(shù)據(jù)。wr_en0 = 0。end else begin ctr_res = 0。 wr_en0 = 0。end else if(present == i)begin ctr_res = 0。 wr_en0 = 0。end else if(present == h)begin ctr_res = 0。 wr_en0 = 0。end else if(present == g)begin ctr_res = 0。 wr_en0 = 0。end else if(present == f)begin ctr_res = 1。 wr_en0 = 0。end else if(present == e)begin ctr_res = 0。 wr_en0 = 1。end else if(present == d)begin ctr_res = 0。 wr_en0 = 0。end else if(present == c)begin ctr_res = 0。 wr_en0 = 0。end else if(present == b)begin ctr_res = 1。 wr_en0 = 0。end 輸出信號(hào)的設(shè)置如下： 25 if(present == a)begin ctr_res = 0。 else if( href) next = h。 else next = h。end h:begin if(vsync) next = f。 else if( href) next = h。 else next = f。 else next = e。end e:begin if(vsync) next = f。 else if(!href) next = e。 else next = c。end c:begin if(vsync) next = b。end b:begin if(!vsync) next = c。 (存儲(chǔ)器 1寫信號(hào)，高電平有效） 以下為狀態(tài)轉(zhuǎn)換： a:begin if(vsync) next = b。 (為存儲(chǔ)器片選信號(hào)，高電平有效 ) wr_en0 = 0。 (像素時(shí)鐘 ) ctr_res = 0。 (垂直同步信號(hào) ) input href。存儲(chǔ)器的選該部分仍采用狀態(tài)機(jī)設(shè)計(jì)，根據(jù) OV5017 輸出的幀同步信號(hào)、行同步信號(hào)和像素時(shí)鐘來決定狀態(tài)的轉(zhuǎn)換，圖 為該部分的狀態(tài)轉(zhuǎn)換： 23 圖 狀態(tài)轉(zhuǎn)化圖 狀態(tài) A：等待一幀數(shù)據(jù)的結(jié)束，如果 VSYNC＝ 1，表示一幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) B； 狀態(tài) B：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) C； 狀態(tài) C：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) D； 狀態(tài) D：根據(jù)像素時(shí)鐘寫數(shù)據(jù)，等待行數(shù)據(jù)結(jié)束，若 HREF＝ 0，表示行數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) E； 狀態(tài) E：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結(jié)束，當(dāng) HRER＝ 1，表示新的行數(shù)據(jù)到達(dá)，轉(zhuǎn)到狀態(tài) D； VSYNC＝ 1，表示該幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) F； 狀態(tài) F：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) G； 狀態(tài) G：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) H； 24 狀態(tài) H：根據(jù)像素時(shí)鐘開始寫數(shù)據(jù)，并等待行數(shù)據(jù)結(jié)束，如果 HREF＝ 0，表示行數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) I，此處與狀態(tài) D不同在于將該幀數(shù) 據(jù)寫入到另一片存儲(chǔ)器； 狀態(tài) I：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結(jié)束，當(dāng) HRER＝ 1，表示新的行數(shù)據(jù)到達(dá)，轉(zhuǎn)到狀態(tài) H；如果 VSYNC＝ 1，表示該幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) B； 部分程序如下： input reset?？梢?， FPGA對(duì)圖像傳感器初始化后，選通視頻寄存器開始接收數(shù)據(jù)。b1000。web = 1。end (設(shè)置寄存器 EXCTL 選擇自動(dòng)曝光 ) start:begin oeb = 0。csb= 0。b11111111。b0010。 web = 0。oeb = 1。data = 839。end(設(shè)置寄存器 MCTL) e: begin a = 439。csb= 0。b00000000。b0101。 web = 0。oeb = 1。data = 839。end (設(shè)置寄存器 VWCTL 得到最大圖像窗口 ) c: begin a = 439。csb= 0。b00000000。b0111。 web = 0。oeb = 1。data = 839。 (數(shù)據(jù)總線數(shù)據(jù)使能 ) 22 輸出信號(hào)的設(shè)置如下： (初始狀態(tài)：總線在空閑時(shí)為高阻態(tài) ) aa:begin a = 439。 (芯片片選 )） output web。 (地址線 ) inout [7:0] data。 (圖像傳感器的基準(zhǔn)時(shí)鐘 ) input reset。 系統(tǒng) 軟件 初始化 圖像傳感器初始化，包括設(shè)置圖像傳感器的圖像窗口、幀頻、曝光時(shí)間等。根據(jù)自頂向下的設(shè)計(jì)方法 , 確定輸入輸出信號(hào) , 同時(shí)根據(jù)時(shí)序分析劃分功能模塊 , 然后把所有的輸入輸出信號(hào)分配到各個(gè)功能模塊中 , 每個(gè)功能模塊分別進(jìn)行 VHDL 設(shè)計(jì)輸入、功能仿真、后仿真。它是作為專用集成電路 (ASIC) 領(lǐng)域中的一種半定制電路而出現(xiàn)的 , 解決了定制電路的不足 , 又克服了原有可編程門電路數(shù)有限的缺點(diǎn)。 在實(shí)際的設(shè)計(jì)中為了保證控制信號(hào)的有效性， 3 條控制線 SRAM_/WE、SRAM_/OE, SRAM_/CS 分別加了一個(gè) FPGA芯片連接。兩片 SRAM 可以進(jìn)行 16位的數(shù)據(jù)存儲(chǔ)，這樣 OV7670可以根據(jù)需要配置為 8 位或 16位數(shù)據(jù) 的工作模式，提高了系統(tǒng)的靈活性。對(duì)于每一個(gè)需更改的寄存器，都采用三相寫數(shù)據(jù)的方法。 SCCB總線傳輸?shù)膯?dòng)和停止條件如圖 ： 圖 SCCB總線時(shí)序圖 過程：采用簡(jiǎn)單的三相 (Phase)寫數(shù)據(jù)的方式，即在寫寄存器的過程中先發(fā)送 OV7670 的 ID 地址（ ID Address），然后發(fā)送寫數(shù)據(jù)的目地寄存器地址（ Sub_address），最后發(fā)送要寫入的數(shù)據(jù)（ Write Data） ,見圖 3。目前， SCCB總線通信協(xié)議只支持 100Kb/s 或400Kb/s 的傳輸速度，并且支持兩種地址形式： ① 從設(shè)備地址（ ID Address， 8bit），分為讀地址和寫地址，高 7位用于選中芯片， 第 0位是讀 /寫控制位（ R/W），決定是對(duì)該芯片進(jìn)行讀或?qū)懖僮鳎?② 內(nèi)部寄存器單元地址（ Sub_ Address， 8bit），用于決定對(duì)內(nèi)部的哪個(gè)寄存器單元進(jìn)行操作，通常還支持地址單元連續(xù)的多字節(jié)順序讀寫操作。 SCCB（ Serial Camera Control Bus）是和 I2C相同的一個(gè)協(xié)議。如果給連續(xù)的寄存器寫數(shù)據(jù)，寫完一個(gè)寄存器后， OV7670 會(huì)自動(dòng)把寄存器地址加 1，程序可繼續(xù)向下寫，而不需要再次 19 輸入 ID 地址，從而三相寫數(shù)據(jù)變?yōu)榱藘上鄬憯?shù)據(jù)，由于本系統(tǒng)只需對(duì)有限個(gè)不連續(xù)寄存器進(jìn)行配置，如果采用對(duì)全部寄存器都加以配置這一方法的話，會(huì)浪費(fèi)很多時(shí)間和資源，所以我們只對(duì)需要更改數(shù)據(jù)的寄存器進(jìn)行寫數(shù)據(jù)。 SCCB控制總線功能的實(shí)現(xiàn)完全是依靠 SIO_C、 SIO_D兩條總線上電平的狀態(tài)以及兩者之間的相互配合實(shí)現(xiàn)的。 SIO_C和 SIO_D分別為 SCCB總線的時(shí)鐘線和數(shù)據(jù)線。而 SCCB的讀周期，則增加一個(gè)總線停止條件。 SCL所連接的引腳始終設(shè)為輸出方式，而 SDA 所連接的引腳在數(shù)據(jù)傳輸過程中，通過設(shè)置 IODIR 的值，動(dòng)態(tài)改變引腳的輸入 /輸出方式。不然在發(fā)送讀命令時(shí)，從機(jī)將不能產(chǎn)生 Don’t care響應(yīng)信號(hào)。NA位由主機(jī)產(chǎn)生，由于 SCCB不支持多字節(jié)的讀寫， NA位必須為高電平。 SCCB 的總線時(shí)序與 I2C 基本相同，它的響應(yīng)信號(hào) ACK被稱為一個(gè)傳輸單元的第 9位，分為 Don’t care和 NA。 OV7670與 FPGA的接口電路 DAC_DATA DAC_/HSYNC DAC_/VSYNC DAC_CLOCK OV7670 FPGA 18 DAC_SCLK DAC_SDATA 圖 OV7670與 FPGA的接口電路 圖 中 DAC_DATA 為輸入數(shù)字視頻信號(hào)， DAC_/HSYNC、 DAC_/VSYNC 分別為水平和垂直同步信號(hào)， DAC_CLOCK 為 OV7670 輸出的同步時(shí)鐘 (與寄存器的配置數(shù)據(jù)有關(guān) )， DAC_SCLK、 DAC_SDATA為 OV7670的 I2C配置總線。 最大幀率 30fpsVGA 靈敏度 (Luxsec) 信噪比 46 dB 動(dòng)態(tài)范圍 52 dB 瀏覽模式 逐行 電子曝光 1行到 510行 像素面積 μm x μm 暗電流 12 mV/s at 60℃ Well capacity B 17Ke 影響區(qū)域 封裝尺寸 3785umx4235um 注釋： A: 如果使用內(nèi)部 LDO給核供電（ ),I/O電壓應(yīng)該是 ,否則必須使用外部 。 OV7670參數(shù)如表 ： 表 OV7670參數(shù) 感光陣列 640X480 電源 核電壓 177。當(dāng)下一個(gè) VSYNC信號(hào)的上升沿到來時(shí) , 就表明分辨率 640*480 的 圖像采集過程結(jié)束。 HREF 為高電平期間共傳輸 640 位數(shù)據(jù)。 PCLK 是輸出數(shù)據(jù)同步信號(hào)。 16 圖 同步信號(hào)示意圖 VSYNC 的上升沿表示一 幀新的圖像的到來 , 下降沿表示一幀圖像數(shù)據(jù)采集的開始 (CMOS 圖像傳感器是按列采集圖像的 ) 。在仔細(xì)研究了 OV7670 輸出同步信號(hào) (VSYNC 是垂直同步信號(hào)、 HREF 是水平同步信號(hào)、 PCLK 是輸出數(shù)據(jù)同步信號(hào) ) 的基礎(chǔ)上 , 用 C 語言實(shí)現(xiàn)了采集過程起始點(diǎn)的精確控制。三相寫數(shù)據(jù)的傳輸周期如圖 所示： Phase1 Phase2 Phase3 Phase1: ID Address Phase2: Su baddress/Read Data Phase3: Write Data 圖 三相寫數(shù)據(jù)示意圖 圖像數(shù)據(jù)的采集 系統(tǒng)配置完畢后 , 將進(jìn)行圖像數(shù)據(jù)的采集。如果給連續(xù)的寄存器寫數(shù)據(jù) , 寫完一個(gè)寄存