freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

基于fpga步進電機細分驅(qū)動控制畢業(yè)設(shè)計論文(參考版)

2025-06-30 17:58本頁面
  

【正文】 為了增加控制的靈活性,F(xiàn)PGA 必須采用兩種以上的配置方式,分別是從 PC 機進行配置,從驅(qū)動器上的配置芯片進行配置。FPGA IPM 電機IR2175配置電路輸入電路串口圖 43 驅(qū)動器的系統(tǒng)圖由于數(shù)據(jù)處理及控制部分均在 FPGA 中實現(xiàn),因此該控制器必須具有在線調(diào)節(jié)能力才能方便使用。6 路 PWM 輸出經(jīng)過光電耦合后輸入到 IPM 驅(qū)動模塊控制電機的繞組電流。例如上位機每給一個步進脈沖,A,B,C 繞組的電流沿正弦階梯波前進一步,電機轉(zhuǎn)動一個步距角;上位機不給脈沖,則 A,B,C 繞組電流保持不變,電機停止并穩(wěn)定在某一位置。根據(jù)前面的討論,電機 A,B, C 繞組的電流是階段性的正弦階梯波電流,通過改變給定電流的每一次變化的階梯數(shù)就可以實現(xiàn)可變細分功能。 驅(qū)動系統(tǒng)的總體方案設(shè)計目前己有的細分驅(qū)動器多為模擬系統(tǒng),由于模擬元器件的一致性差,使步進電機的 A,,B, ,C 三相控制器特性不對稱,降低了控制性能,也增加了調(diào)試工作的復(fù)雜程度。驅(qū)動級接收來自推動級的信號,控制電動機各相繞組的導(dǎo)通和關(guān)斷,同時也對繞組承受的電壓和電流進行控制。推動級的作用是將較小的信號加以放大,變成足以推動驅(qū)動級輸入的較大信號。這一級既要將來自環(huán)形分配器的信號放大到足以驅(qū)動推動級,又要對信號進行一些處理以產(chǎn)生如斬波、抑制等特殊功能信號,從而產(chǎn)生特殊功能的驅(qū)動。每來一個 CP 脈沖,環(huán)形分配器的輸出轉(zhuǎn)換一次,環(huán)形分配器的另一個功能是根據(jù)來自控制器的方向信號來確定其輸出的狀態(tài)轉(zhuǎn)換是按照正序或者反序進行。同時也介紹了用 VHDL 語言怎樣去編程。 VHDL 語言的組成以及編程的基礎(chǔ)VHDL 基本語句主要包括以下幾種:1,賦值語句2,IF 語句3,CASE 語句4,LOOP 語句5,NEXT 語句平頂山工學(xué)院畢業(yè)設(shè)計論文356,EXIT 語句7,WAIT 語句8,子程序調(diào)用語句VHDL 并行語句包括以下幾種:1,并行信號賦值語句2,塊語句3,并行過程調(diào)用語句4,元件例化語句5,生成語句 本章小結(jié) 本章主要介紹了 EDA 的發(fā)展歷程和可編程器件的組成,同時更加詳細的介紹了FPGA 的結(jié)構(gòu)和組成原理,也簡要的說明了 FPGA 可編程器件的應(yīng)用。還有些寫法純粹是只能用來仿真,而不能綜合。所以才有了不考慮延遲的邏輯功能仿真和考慮時間延遲的時序仿真。2,用于綜合的 VHDL 程序和用于仿真的 VHDL 程序的差異,實際的器件,哪怕是宣稱局部速度能達到幾 GHz 的高端 FPGA 器件,它們的門與門之間,觸發(fā)器與觸發(fā)器之間乃至總線傳輸都存在著延遲的。同一個程序,能在這種器件上實現(xiàn)并不一定代表就能在別的器件上也能實現(xiàn)。所以,不能用編寫軟件的思維去編寫 VHDL 語言。Then Rate=0011。 If wr =“1 ”Then Rate=”0011;平頂山工學(xué)院畢業(yè)設(shè)計論文34 End If; 也許有人會認為只有 wr 符合 ‘1’時,rate 才會等于 “0011,但在綜合的時候卻不是,無論 wr 為何值時,rate 都為 “0011。在電子產(chǎn)業(yè),設(shè)計人員都回應(yīng)用 VHDL 語言設(shè)計,這樣可以很大的提高他們的工作效率。 VHDL 編程中的問題VHDL 語言是一種全方位的硬件描述性的語言,包括系統(tǒng)行為級,寄存器傳輸級,邏輯門級等多個設(shè)計層次,支持結(jié)構(gòu)和數(shù)據(jù)流和行為三種描述形式的混合描述,因此 VHDL 覆蓋了其它語言的功能。4,VHDL 語言的主要語法結(jié)構(gòu) 1,組合邏輯設(shè)計用于描述數(shù)據(jù)流描述的并發(fā)語句有,選擇信號賦值語句和條件信號賦值語句。3,構(gòu)造體 構(gòu)造體主要用來說明實體的存在,即描述一個實體的功能。實體說明主要描述實體輸入和輸出,也可以描述參數(shù)化的數(shù)值。程序包是使其中的一種類型,原件,函數(shù)和其它說明對設(shè)計單元可見的類型,原件和子程序,而包體則用來存放說明中的程序和函數(shù)。不同的庫存放不同的設(shè)計單元,不同的編譯軟件相同的庫的名稱也不一樣。并且一個 VHDL 語言程序按需要調(diào)用不同的庫和程序包。在VHDL 的設(shè)計過程中,洞悉 VHDL 程序描述背后的硬件工作行為和硬件結(jié)構(gòu)方式對于硬件測試、硬件仿真、硬件排錯非常重要,才能完成高質(zhì)量的 VHDL 設(shè)計。因此,VHDL 具有描述由相關(guān)和不相關(guān)的多維時空組合的復(fù)合體系統(tǒng)的功能。這表明,在任意時刻,電路系統(tǒng)可以有許多相關(guān)和不相關(guān)的事件同時并行發(fā)生。更重要的是 VHDL 描述的對象始終是客觀的電路系統(tǒng)。程序的設(shè)計者也幾乎只需要以一維的思維模式就可以編程和工作了。在進行 VHDL 設(shè)計時,應(yīng)注意 VHDL 作為一種硬件描述語言,不像別的計算機語言,是根據(jù) CPU 的工作方式,以排隊式指令的形式來對特定的時間和信息進行控制和接收,在 CPU 工作的任一時間段內(nèi)只能完成一種操作。VHDL 根本就是將電路描述出來,通常軟件程序是順序執(zhí)行的,而 VHDL 語言的描述大部分都是并發(fā)執(zhí)行的。設(shè)計輸入原理圖,文本綜合FPGA 適配FPGA 程序下載功能仿真時序仿真在線測試圖 33 FPGA 設(shè)計流程圖 VHDL 語言VHDL 語言為高速集成電路的硬件描述語言,能抽象表示電路的行為和結(jié)構(gòu),支持邏輯設(shè)計中層次和范圍的描述,可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述具有電路仿真與驗證機制以保證設(shè)計的正確性。3,一次性編程技術(shù)。具備 ISR 功能的器件也可直接在目標(biāo)系統(tǒng)中或印制電路板上通過數(shù)據(jù)下載電纜配置和重新配置,無需專門的編程器。目前大多數(shù)新芯片均采用編程技術(shù)。具有 ISP 功能的器件在下載時無需專門的編程器,可直接在己制成的系統(tǒng)中對芯片進行編成數(shù)據(jù)下載。 現(xiàn)場集成的編程方式在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計中,針對具體目標(biāo)器件,需要不同的編程方式來實現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。③為了適應(yīng)全球環(huán)保潮流,向低壓、低功耗的綠色元件方向發(fā)展。FPGA 未來發(fā)展方向以 FPGA、CPLD 為代表的現(xiàn)場可編程邏輯電路的主要發(fā)展方向為:①為了迎接系統(tǒng)級芯片時代,向密度更高,速度更快,頻帶更寬的數(shù)百門超大規(guī)模的方向發(fā)展。FPGA 的另一個發(fā)展趨勢是實現(xiàn)動態(tài)可重構(gòu)功能,即使 FPGA 芯片具有在系統(tǒng)運行過程中,實時的改變芯片內(nèi)部邏輯組成和連線結(jié)構(gòu),以實現(xiàn)不同的功能。例如,SPARTAN III 就集成了 18*18 的硬件乘法器和塊狀 RAM,并提供向 FFT, FIR 等實用的 IP 核用戶可以直接利用這些預(yù)定義的、經(jīng)過測試和驗證的 IP 核資源來有效地完成復(fù)雜的片上系統(tǒng)設(shè)計。這樣,每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表,找出地址對應(yīng)的內(nèi)容,然后輸出即可。目前 FPGA 中多使用 4 輸入的 LUT,所以每一個 LUT 可以看成一個有 4 位地址線的 16x1 的 RAM。CPLD 是基于乘積項的可編程結(jié)構(gòu),而在 FPGA 中,其基木邏輯單元 LE 是由可編程的查找表(LUT, LookUp Table)構(gòu)成的,如 Altera 的 ALEX, APEX 系列,Xilinx的 Spartan, Virtex 系列等。FPGA 基本結(jié)構(gòu)形式,它由三種可編程單元和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。FPGA 是一種可由用戶根據(jù)所設(shè)計的數(shù)字系統(tǒng)的要求,在現(xiàn)場由自己配置、定義的高密度專用數(shù)字集成電路。FPGA 出現(xiàn)后受到電子設(shè)計工程師們的普遍歡迎,發(fā)展十分迅速。配置數(shù)據(jù)存放在片內(nèi)的SRAM 或者熔絲圖上,基于 SRAM 的 FPGA 器件工作前需要從芯片外部加載配置數(shù)據(jù)。FPGA 的結(jié)構(gòu)一般分為三部分:可編程邏輯模塊、可編程 110 模塊和可編程內(nèi)部互連區(qū) IRO FPGA 的結(jié)構(gòu)與門陣列PLD 不同,其內(nèi)部由許多獨立的可編程的邏輯單元(LE, Logic Element)組成,LE 是FPGA 芯片實現(xiàn)邏輯的最基本結(jié)構(gòu),LE 之間可以靈活地相互連接。 現(xiàn)場可編程門陣列 FPGA 結(jié)構(gòu)現(xiàn)場可編程門陣列 FPGA 器件最早是由 Xilinx 公司于 1985 年首家推出的。擴展乘積項主要用于更復(fù)雜的邏輯函數(shù),不同的 LAB 通過在 PIA 上布線以相互連接構(gòu)成所需的邏輯,器件的專用輸入,I/O 引腳和宏單元輸出都連接到 PIA,而 PIA 可把這些信號送到整個器件的各個地方。它們可被單獨配置成為時序邏輯和組合邏輯工作方式。其結(jié)構(gòu)原理如圖所示,LAB LAB LAB PIALAB LABLABLABLABLABLABLABLABLABLABLABLABLAB圖 32 CPLD 的 I/O 接口結(jié)構(gòu)圖CPLD 結(jié)構(gòu)中包含有五個主要部分:邏輯陣列塊(LAB) ,宏單元,擴展乘積項,可編程連線陣列(PIA) ,I/O 控制塊。CPLD 即可編程邏輯器件,至少應(yīng)包含三種結(jié)構(gòu):可編程邏輯宏單元,可編程 I/O 單元,可編程內(nèi)部連線。一般情況下,我們可按集成度對其分類,詳見下圖平頂山工學(xué)院畢業(yè)設(shè)計論文28可編程邏輯器件(PLD)簡單(PLD)復(fù)雜(PLD)PROM PLA PAL GAL CPLD FPGA圖 31 可編成邏輯的分類最早的 PLD 是 1970 年制成的 PROM(可編程只讀存儲器) ,它由固定的與陣列和可編程的或陣列組成。它們是在 PAL 和 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的,同以往的 PAL 和 GAL 等相比,HDPLD 的規(guī)模大,適合于復(fù)雜的邏輯電路應(yīng)用場合,可以替代幾十甚至上百塊通用 IC(Integrated circuits, IC)芯片。此后,出現(xiàn)了結(jié)構(gòu)上稍復(fù)雜些的可編程芯片,即可編程邏輯器件(Programmable Logic Device,PLD ) ,其代表有:可編程陣列邏輯(Programmable Array Logic,PAL),可編程邏輯陣列(Programmable Logic Array, PLA )、通用陣列邏輯(Generic Array Logic, GAL)等,它們可以實現(xiàn)速度特性較好的邏輯功能,但由于其簡單的結(jié)構(gòu),使得它們也只能實現(xiàn)規(guī)模較小的電路。早期的可編程邏輯器件只有可編程只讀存儲器(Programmable ReadOnly Memory, PROM )、紫外線可擦除只讀存儲器 (Erasable Programmable ReadOnly Memory ,EPROM)和電可擦除存儲器( Electrically Erasable Programmable ReadOnly Memory ,EEPROM)三種。平頂山工學(xué)院畢業(yè)設(shè)計論文27第三章 FPGA 以及 VHDL 語言 可編程邏輯器件的發(fā)展概況當(dāng)今時代是數(shù)字化的時代,是數(shù)字集成電路廣泛應(yīng)用的時代。 本章小結(jié)本章著重探討了幾種常見的步進電機的結(jié)構(gòu)和工作原理及細分驅(qū)動的原理,其中對混合式步進電機的結(jié)構(gòu)和原理做了較詳細的論述;對正弦波細分驅(qū)動的原理做了必要的探討。根據(jù)總體方案設(shè)計基于 FPGA 的正弦波可變細分步進電機驅(qū)動器的硬件部分以及編寫適合在此硬件系統(tǒng)處于控制地位的 FPGA 芯片的 VHDL 程序。7,該驅(qū)動器必須能夠消除步進電機的低頻振蕩現(xiàn)象。(4)該驅(qū)動器必須能夠使步進電機轉(zhuǎn)子繞組電流可以細分為 72 份,其細分?jǐn)?shù)是從4 到 72 之間的任意整數(shù)。(2)對電流信號的測量精度必須達到 10 位以上。并根據(jù)系統(tǒng)要求,設(shè)計一套簡單、可靠的保護電路的設(shè)計;6,進行大量的軟件仿真調(diào)試,并對結(jié)果進行分析。明確以細分驅(qū)動為基本思想控制繞組電流按給定理想電流波形變化的可行性;4,以 FPGA 為核心控制器件,應(yīng)用 ISE 綜合性集成設(shè)計平臺,在 FPGA 芯片中編程實現(xiàn)步進電機控制器和驅(qū)動器的各個模塊,使驅(qū)動和控制部分集成在 FPGA 中實現(xiàn);5,選擇硬件電路所需的合適器件,搭建硬件電路。3,為使步進電機能平穩(wěn)的運行,并盡快從起點到達終點,步進電機按照以下方式運行:啟動 勻加速 勻速勻減速停止。1,能夠利用 FPGA 實現(xiàn)步進電機的驅(qū)動和細分控制。本研究課題的目標(biāo)是以 VHDL 為設(shè)計手段,以 FPGA 為目標(biāo)載體,設(shè)計和實現(xiàn)一個可產(chǎn)生符合步進電機測試用途的脈沖信號發(fā)生器的專用數(shù)字集成電路系統(tǒng)。 ⑤ 現(xiàn)場可調(diào)。 ③ 應(yīng)用較為簡便。 結(jié)合上述幾種傳統(tǒng)的方法進行比較之后得出:我們可以采用可編程 ASIC 來實現(xiàn)步進電機的控制,其主要優(yōu)點在于: ① 根據(jù)具休的邏輯要求來設(shè)計 ASIC。而且,編制這樣的匯編程序也不是一般的操作人員所能完成,如果要改變輸出脈沖,程序就得重新寫,顯得較為煩瑣。 這種方法所的優(yōu)點是:輸出脈沖的穩(wěn)定度很高。所以,可以得到穩(wěn)定度相當(dāng)高的脈沖。缺點是:用模擬電路設(shè)計脈沖信號發(fā)生器,精度有限,而且,抗干擾能力差,也難以用微機來拎制。 目前可以實現(xiàn)的方法及比較要實現(xiàn)上述的脈沖信號發(fā)生器,有多種實現(xiàn)方法可供選擇,具體如下:(1)模擬電路的方法用模擬電路實現(xiàn)的方法見下圖。測試一個步進電機是否能完全同輸入脈沖同步,就需要一個能精確設(shè)定脈沖速率和脈沖總數(shù)的脈沖發(fā)生器。 如果步進電機僅需能夠旋轉(zhuǎn)即可的場合,則只要脈沖產(chǎn)生電路所產(chǎn)生的脈沖供給步進電機即可。 QaQbQcQdSCLKCW/CCWPULSE圖 25 四相步進電機驅(qū)動電路現(xiàn)在廣泛使用的 4 相步進電機驅(qū)動電路,此電路由 4BIT 雙方向移位暫存器構(gòu)成,每次當(dāng)脈沖輸入 C
點擊復(fù)制文檔內(nèi)容
公司管理相關(guān)推薦
文庫吧 www.dybbs8.com
備案圖鄂ICP備17016276號-1