【正文】 山工學(xué)院畢業(yè)設(shè)計論文21量，只能通過各相的通電組合來減少 和 ，因此，這樣可達(dá)到的細(xì)分?jǐn)?shù)很有限。因此要使可達(dá)到的細(xì)分?jǐn)?shù)較大，就必須能控制步進(jìn)電機(jī)各相勵磁繞組的電流，使按階梯上升或下降，即在零到最大相電流之間能有多個穩(wěn)定的中間電流狀態(tài)，相應(yīng)的磁場矢量幅值也就存在多個中間狀態(tài)，這樣，相鄰兩相或多相的合成磁場的方向也將有多個穩(wěn)定的中間狀態(tài)。由此可見，步進(jìn)電機(jī)細(xì)分驅(qū)動的關(guān)鍵在于細(xì)分步進(jìn)電機(jī)各相勵磁繞組中的電流。合成的磁場矢量的幅值決定了步進(jìn)電機(jī)旋轉(zhuǎn)力矩的大小，相鄰兩合成磁場矢量的夾角大小決定了該步距角的大小。三相混合式步進(jìn)電動機(jī)是介于永磁電機(jī)和磁阻平頂山工學(xué)院畢業(yè)設(shè)計論文22電機(jī)之間的一種電機(jī)，其工作原理十分類似于交流永磁同步電機(jī)。混合式步進(jìn)電機(jī)保留了電磁鐵的基本特征，各相繞組之間彼此獨立，繞組之間互感小，其主磁通由永磁體建立，幅值恒定，各相繞組工作時只是改變主磁通的行進(jìn)路徑。從同步電機(jī)控制的角度來控制步進(jìn)電機(jī)，這就從根本上跳出步進(jìn)電機(jī)細(xì)分控制是對相電流控制的限制，實現(xiàn)了全新的脈沖細(xì)分控制。一般情況下，合成磁場矢量決定了步進(jìn)電動機(jī)旋轉(zhuǎn)力矩的大小和步距角的大小。 測試原理步進(jìn)電機(jī)是由輸入的脈沖信號來加以控制的。步進(jìn)電機(jī)的總旋轉(zhuǎn)角度與脈沖總數(shù)呈比例電機(jī)的速度與每秒輸入的脈沖數(shù)目成比例。平頂山工學(xué)院畢業(yè)設(shè)計論文23CW CCW Qa 1 0 0 1 1 1 1 0 0 1Qb 1 1 0 0 1 1 0 0 1 1Qc 0 1 1 0 0 0 0 1 1 0Qd 0 0 1 1 0 0 1 1 0 0圖 26 為移位寄存器的 4 個輸出在移位時的狀態(tài) 當(dāng)移位暫存器移位一次，步進(jìn)電機(jī)就會轉(zhuǎn)一個角度，而暫存器的移位是由輸入到 CLK 的脈沖所決定的，每輸入 1 個脈沖則移位一次，因此，步進(jìn)電機(jī)的轉(zhuǎn)速及所旋轉(zhuǎn)的角度就由輸入脈沖的速率和總脈沖數(shù)所決定。但是，在實際上，我們往往需要調(diào)節(jié)步進(jìn)電機(jī)的旋轉(zhuǎn)速度或旋轉(zhuǎn)量，看看是否符合我們的要求。有了這樣的脈沖發(fā)生器，就可以控制步進(jìn)電機(jī)完成一系列復(fù)雜的動作，例如加速、減速等。圖中的縱向坐標(biāo)代表了電壓和輸出脈沖頻率的大小，從圖中可以看出，不同的電壓大小可以得出不同頻率的輸出脈沖平頂山工學(xué)院畢業(yè)設(shè)計論文24控制電壓頻率圖 27 模擬電路實現(xiàn)原理圖 這種方法的優(yōu)點是：用模擬電路可以比較容易地得到連續(xù)可調(diào)的脈沖信號。(2)單片機(jī)的方法 通常，單片機(jī)的時鐘信號(clock)來源于晶振。因此，以子程序控制單片機(jī)運行一定數(shù)量周期的空操作即可構(gòu)成定時器，根據(jù)定時器令輸出端呈 ON/OFF 動作即可產(chǎn)生脈沖。缺點是：如果所要求的脈沖周期不是單片機(jī)時鐘 (clock)周期的整數(shù)倍時，實現(xiàn)起來就有一定的困難。(3)采用專用邏輯電路的方法 采用專用邏輯電路來設(shè)計脈沖信號發(fā)生器，即用硬件的方法來實現(xiàn)，可以在能夠輸出連續(xù)可調(diào)的不同頻率的脈沖信號的同時，系統(tǒng)又具有更高的可靠性和穩(wěn)定性。 ② ASIC 具有較高的穩(wěn)定性。平頂山工學(xué)院畢業(yè)設(shè)計論文25 ④ 由于是數(shù)字集成電路，便于用微機(jī)控制。所以，本研究課題就選用第(3)種方法，即用專用邏輯電路的方法來實現(xiàn)。 本文主要工作本文設(shè)計并開發(fā)了一種基于 FPGA 的正弦波可變細(xì)分步進(jìn)電機(jī)驅(qū)動系統(tǒng)，獨立完成其硬件及軟件的設(shè)計。2，步進(jìn)電機(jī)的控制系統(tǒng)脈沖信號發(fā)生器的輸出脈沖能完成勻速、加速、減速且速率和加減速度都能做到連續(xù)可調(diào)。從步進(jìn)電機(jī)的數(shù)學(xué)模型入手，對步進(jìn)電機(jī)連續(xù)均勻旋轉(zhuǎn)的工作機(jī)理進(jìn)行分析，分析在步進(jìn)電機(jī)中應(yīng)用空間電壓矢量控制的思想。所選器件在滿足設(shè)計要求的同時，要具有較好的性價比。該驅(qū)動器主要技術(shù)指標(biāo)：(1)該驅(qū)動器將所有的控制功能集成到一片 FPGA 芯片中。(3)控制器輸出信號的精度達(dá)到 14 位。平頂山工學(xué)院畢業(yè)設(shè)計論文26(5)通過串行口與上位機(jī)進(jìn)行通訊，并可對電流 PI 調(diào)節(jié)器的參數(shù)進(jìn)行在線調(diào)節(jié)。主要工作就是在對正弦波可變細(xì)分驅(qū)動技術(shù)的深入研究的基礎(chǔ)上，確立總體方案。最終設(shè)計并調(diào)試通過了基于 FPGA 的正弦波可變細(xì)分步進(jìn)電機(jī)驅(qū)動系統(tǒng)。這樣，我們可以進(jìn)一步的了解步進(jìn)電機(jī)的工作原理和正弦波細(xì)分驅(qū)動的原理，為以后的設(shè)計奠定扎實的基礎(chǔ)。隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)己不完全由半導(dǎo)體廠商來獨立承擔(dān)，設(shè)計師們更希望自己在實驗室就能夠設(shè)計出合適的專用集成電路芯片，并且短期內(nèi)就能夠投入到實際應(yīng)用中去，因而出現(xiàn)了高密度可編程邏輯器件（HDPLD） ，它包括現(xiàn)場可編程邏輯器件(Field Programmable Gate Array，F(xiàn)PGA)和復(fù)雜可編程邏輯器件(Complex Programmable Logic Device，CPLD ) 。由于結(jié)構(gòu)上的限制，它們只能完成簡單的數(shù)字邏輯功能?？删幊踢壿嬈骷l(fā)展到今天出現(xiàn)了結(jié)構(gòu)復(fù)雜的高密度可編程邏輯器件，包括現(xiàn)場可編程邏輯器件(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。PLD（Programmable Logic Device）是始于上世紀(jì) 70 年代，目前已形成了許多類型的產(chǎn)品，其結(jié)構(gòu)、工藝、集成度、速度和性能等都在不斷提高和改進(jìn)。它采用熔絲工藝編程，只能寫一次，不能擦除和重寫。在流行的 CPLD 中，Altera 公司的 Max7000 系列器件具有一定典型性。宏單元由三個功能塊組成：邏輯陣列、乘積項選擇矩陣和可編程寄存器。每個邏輯陣列塊 LAB 由 16 個宏單元組成，多個 LAB 通過可編程連線陣列 PIA 和平頂山工學(xué)院畢業(yè)設(shè)計論文29全局總線連接在一起。I/O 控制模塊允許每個 I/O 引腳單獨被配置為輸入、輸出和雙向工作方式。它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作。LE 的功能很強，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可以配置成 RAM 等復(fù)雜的形式。配置數(shù)據(jù)可以存儲在片外的 EPROM 或者計算機(jī)上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場可編程。Xilinx. Altera. Lattice 和 Actel 等公司都提供了高性能的 FPGA 芯片。FPGA 將現(xiàn)代的 VLSI 邏輯集成的優(yōu)點、可編程設(shè)計的靈活制作以及上市快捷的長處相結(jié)合，使設(shè)計者在 FPGA 開發(fā)系統(tǒng)軟件的支持下，現(xiàn)場直接根據(jù)系統(tǒng)要求定義和修改邏輯功能，使一個包含數(shù)萬甚至數(shù)十萬、百萬個邏輯門的數(shù)字系統(tǒng)設(shè)計高效、快捷地實現(xiàn)。這三種可編程單元是：輸入/輸出模塊(I/0 Block)，邏輯單元(LE)和互連資源，它們的工作狀態(tài)全都由數(shù)據(jù)存儲器中的數(shù)據(jù)設(shè)定。LUT 本質(zhì)上就是一個 RAM。當(dāng)用戶通過原平頂山工學(xué)院畢業(yè)設(shè)計論文30理圖或 VHDL(硬件描述語言)描述了一個邏輯電路以后，F(xiàn)PGA 開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM。FPGA 器件在不斷的提高速度容量和降低成本的同時，使 DSP 的很多功能以硬件或 IP 核的方式直接集成進(jìn)去。在對 FPGA 器件的利用上已發(fā)展到 SOPC（可編程片上系統(tǒng))階段，即利用處理器內(nèi)核和多種 IP 核來構(gòu)成完整的系統(tǒng)，通常根據(jù) C 語言或 MATLAB 來提供的功能描述來自動實現(xiàn)硬件的生成。動態(tài)可重構(gòu)是 FPGA 在器件編程結(jié)構(gòu)上具有專門的特征，其內(nèi)部邏輯塊和內(nèi)部連線的改變，可以通過讀取不同的 SRAM 中的數(shù)據(jù)來直接實現(xiàn)這樣的邏輯重構(gòu)，時間往往在納秒級，有助于實現(xiàn) FPGA 系統(tǒng)邏輯功能的動態(tài)重構(gòu)。②為了方便用戶設(shè)計和特殊功能應(yīng)用，向嵌入通用或標(biāo)準(zhǔn)功能模塊方向發(fā)展。同時，模擬可編程陣列，數(shù)模混合可編程陣列，動態(tài)可重構(gòu)陣列器件等新概念也正在涌現(xiàn)。根據(jù)不同的器件結(jié)構(gòu)，目前常用的下載可分為如下3 種1，在線系統(tǒng)可編程技術(shù)。ISP 技術(shù)為系統(tǒng)設(shè)計和制造帶來了很大的靈活性。平頂山工學(xué)院畢業(yè)設(shè)計論文312，在線系統(tǒng)可重配置技術(shù) ISR。因為 ISR 器件是基于 SRAM 編程技術(shù)，故系統(tǒng)掉電后，芯片的編程信息會丟失。具備這種編程技術(shù)的 FPGA 采用反熔絲制造工藝，一旦編程就不可改變，適用于高可靠性低功耗的使用場合。 VHDL 語言的編寫在用 VHDL 進(jìn)行電路設(shè)計之前，首先得有邏輯電路基礎(chǔ)，再進(jìn)行編程，VHDL 編程語言跟用其他軟件語言不同，雖然語法看上去也是一種編寫軟件的語言，但 VHDL 語言和編寫軟件的語言如 C 語言是有根本區(qū)別的。所以，在編程時，應(yīng)該時刻記住自己是在描述電路，應(yīng)對要綜合的電路有個概念才能寫出功能平頂山工學(xué)院畢業(yè)設(shè)計論文32正確且能綜合實現(xiàn)的 VHDL 程序。任何復(fù)雜的程序在一個單CPU 的計算機(jī)中的運行，永遠(yuǎn)是單向和一維的。但是，VHDL 語言作為一種硬件描述語言，需要了解較多的數(shù)字邏輯方面的硬件電路知識，包括目標(biāo)芯片基本結(jié)構(gòu)方面的知識。 對于電路系統(tǒng)內(nèi)部的子系統(tǒng)乃至部分元器件的工作狀態(tài)和工作方式可以是相互獨立、互不相關(guān)的，也可以是互為因果的。例如，可以在多個獨立的模塊中同時進(jìn)行不同方式的數(shù)據(jù)交換和控制信號傳輸，這種并行工作方式是任何一種基于 CPU 的軟件程序語言所無法描述和實現(xiàn)的。這要求系統(tǒng)設(shè)計人員擺脫一維的思維模式，以多維并發(fā)的思路來完成 VHDL 的程序設(shè)計。 VHDL 程序的順序問題一個完整的 VHDL 設(shè)計是由實體說明和構(gòu)造體組成。1，VHDL 庫和程序包庫是存放可編譯的設(shè)計單元的地方，通過其目錄查詢和調(diào)用。在程序的開頭要按需要調(diào)用不同的庫，這些庫的調(diào)用通過 Library 語句來實現(xiàn)。2，實體 實體是能表達(dá)完整系統(tǒng)，電路板和芯片小函數(shù)和邏輯功能的設(shè)計概述。實體說明可以看作電路的符平頂山工學(xué)院畢業(yè)設(shè)計論文33號來理解，其描述一個原件和設(shè)計其余部分的連接關(guān)系。VHDL 允許采用不同的格式來寫設(shè)計的構(gòu)造。信號賦值語句如：With a select B=”0000” When “0” “0001”When “1”2,順序語句3，同步邏輯設(shè)計4，進(jìn)程設(shè)計所以在編程的時候，程序的執(zhí)行一般是根據(jù)語句的先后，這時程序的順序顯得尤為重要，但在寫 VHDL 的時候就有點不同，因為 VHDL 描述的是一張電路圖，你只要能將各個模塊描述清楚就行，至于各個模塊描述的先后順序，常顯得較為自由。今天，VHDL 已成為數(shù)字電路和系統(tǒng)的描述，建模，綜合的工業(yè)標(biāo)準(zhǔn)。由于 VHDL 語言的通用性，它已經(jīng)成為可支持不同層次的設(shè)計者的不同需求的標(biāo)準(zhǔn)語言。要避免這種情況，應(yīng)該這樣寫： If wr =` 139。 Else Rate=”xxxx”， End If；此外，要強調(diào)的是：VHDL 是硬件描述語言，它雖然看上去象是編寫基于 CPU 來運行的軟件編程語言，但實質(zhì)上是有根本區(qū)別的。一個用 VHDL 語言設(shè)計的程序能否通過綜合并實現(xiàn)到具體器件上，與其寫法有很大的關(guān)系。編寫 VHDL 程序還要了解一下目標(biāo)器件的結(jié)構(gòu)特征。延遲的時間大小與電路復(fù)雜度和所選用的器件有關(guān)。為了模擬實際情況，有些 VHDL 程序往往有 After xx ns 之類的語句，這類程序可以用來仿真，不過最終實現(xiàn)到器件中這類語句是被忽略的，因為綜合軟件無法根據(jù)實際的器件來實現(xiàn)所寫的延遲時間。所以，編寫 VHDL 程序的時候要考慮到這些問題。最后詳細(xì)的說明了 VHDL 語言的定義和組成部分。平頂山工學(xué)院畢業(yè)設(shè)計論文36第四章 步進(jìn)電機(jī)細(xì)分驅(qū)動系統(tǒng)的硬件設(shè)計 驅(qū)動系統(tǒng)的組成步進(jìn)電機(jī)驅(qū)動系統(tǒng)的主要構(gòu)成如圖所示，一般山環(huán)形分配器、信號處理級、推動級，輸入電路、驅(qū)動級、保護(hù)級等部分組成圖 41 步進(jìn)電機(jī)的驅(qū)動系統(tǒng)步進(jìn)電機(jī)控制器 功率放大器 步進(jìn)電機(jī)脈沖方向控制平頂山工學(xué)院畢業(yè)設(shè)計論文37輸入電路 環(huán)形分配器信號放大與處理推動級 驅(qū)動器保 護(hù)圖 42 驅(qū)動器的組成環(huán)形分配器的一個功能是用來接受來自控制器的 CP 脈沖，并按步進(jìn)電機(jī)狀態(tài)轉(zhuǎn)換表所要求的狀態(tài)順序產(chǎn)生各相導(dǎo)通或關(guān)斷信號。從環(huán)形分配器輸出的各相導(dǎo)通或關(guān)斷信號送入信號處理級。本級還經(jīng)常與各種保護(hù)電路、各種控制電路組合在一起，形成較高性能的驅(qū)動輸出。有時，推動級還承擔(dān)電平轉(zhuǎn)換的任務(wù)。保護(hù)級的作用是保護(hù)驅(qū)動級的安全，這一級一般提供過電流保護(hù)、過熱保護(hù)、過壓保護(hù)、欠壓保護(hù)等功能，有時還要提供對輸入信號進(jìn)行監(jiān)護(hù)，發(fā)現(xiàn)輸入異常也提供保護(hù)動作。本設(shè)計采用全數(shù)字化控制方式，由一塊 FPGA 芯片直接輸出三相 SPWM 信號以控制驅(qū)動模塊產(chǎn)生合適的電流使電機(jī)正常工作，完成正、反轉(zhuǎn)、變細(xì)分步數(shù)及電流幅值變換等功能。該驅(qū)動器的任務(wù)就平頂山工學(xué)院畢業(yè)設(shè)計論文38是控制電機(jī)繞組的電流，使之按正弦階梯波的規(guī)律變化。為了達(dá)到控制繞組電流的目的，我們必須在設(shè)計中引入電流反饋，驅(qū)動器的系統(tǒng)框圖如圖 41所示，F(xiàn)PGA 接受來自上位機(jī)的步進(jìn)脈沖及其它控制信號。電機(jī)的繞組電流被采樣后變成電壓信號，再經(jīng)濾波后輸入到電流傳感器 IR2175 中，IR2175 輸出占空比變化的 PWM 波，經(jīng)過光電耦合后輸入到 FPGA 中，F(xiàn)PGA 根據(jù)輸入的 PWM 波的占空比的值確定反饋電流的大小。例如 PI 參數(shù)的設(shè)定是必須通過修改 FPGA 內(nèi)部特定寄存器的數(shù)值才可能改變，在電機(jī)運行時直接將數(shù)據(jù)發(fā)送到 FPGA 中會使 PI 參數(shù)的選取很容易。 各子模塊電路的設(shè)計按照上節(jié)提出的總體方案，硬件設(shè)計任務(wù)可以分解成如下幾個模塊(1)主回路及驅(qū)動電路的設(shè)計平頂山工學(xué)院畢業(yè)設(shè)計論文39(2)電流測量電路設(shè)計以及反饋電路的設(shè)計(3)主控制芯片及周邊電路