基于fpga的步進(jìn)電機(jī)細(xì)分控制電路的設(shè)計(jì)(參考版)
2025-06-21 17:10本頁面
【正文】 hff。hbf。 439。h9:sm_seg_r = 839。h80。 439。h7:sm_seg_r = 839。h82。 439。h5:sm_seg_r = 839。h99。 439。h3:sm_seg_r = 839。ha4。 439。h1:sm_seg_r = 839。hc0。 always (posedge clk)begin case(data_in) 439。 assign sm_bit = 0。reg[23:0] data。output sm_bit。input clk。 endcase data=0。 state7: {d,c,b,a}=439。 state6: {d,c,b,a}=439。 state5: {d,c,b,a}=439。 state4: {d,c,b,a}=439。 state3: {d,c,b,a}=439。 state2: {d,c,b,a}=439。 state1: {d,c,b,a}=439。 end else if(xf==0) begin case(state) state0: {d,c,b,a}=439。 end endcase data=439。 c=0。 end state7: begin a=1。 c=0。 end state6: begin a=pwmc。 c=pwmd。 end state5: begin a=0。 c=1。 end state4: begin a=0。 c=1。 end state3: begin a=0。 c=pwmc。 end state2: begin a=0。 c=0。 end state1: begin a=pwmd。 c=0。當(dāng)輸入是0時(shí)，輸出時(shí)1if(xf==1) begin case(state) state0: begin a=1。 state7: state=state0。 state5: state=state6。 state3: state=state4。 state1: state=state2。 if(t==999999)begin t=0。initial beginstate=state0。reg[2:0] state。 reg a,b,c,d。b110, state7=339。b100, state5=339。b010, state3=339。b000, state1=339。output[3:0] data。input clk。endmodule 5 步進(jìn)電機(jī)控制模塊輸出模塊module abcd(a,b,c,d,pwmc,pwmd,clk,xf,data)。else if(t==data) b=1。 t1=0。if(t1==249999) begin data=data+839。t1=t1+139。endalways (negedge clk)begint=t+139。reg[23:0] t1=0。reg[7:0] t=0。wire out。input clk。end assign out=b。 end endalways (negedge clk)begin if(t==0)b=1。d64。b1。b1。initial begindata=64。reg[7:0] data=0。reg b=0。output out。endendmodule 3 電壓上升模塊程序module pwmc(clk,out)。
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