【正文】 charge all back指令完成對所有BANK的預(yù)充，接著是多個(gè)Refresh指令，然后是模式配置指令LOADMODE，完成SDRAM的工作模式設(shè)置。而每當(dāng)收到CMD_ACK為1時(shí)，表示CMD指令已經(jīng)發(fā)出并有效，此時(shí)就要發(fā)出NOP命令（CMD=000）。然后該模塊根據(jù)操作指令，做出符合SDRAM讀寫規(guī)范的操作動(dòng)作，來進(jìn)行用戶期望的操作；給出數(shù)據(jù)選通信號OE，來控制數(shù)據(jù)通路模塊（寫操作OE為1，讀操作時(shí)OE為0）。//eaddr為列地址assign baddr=ADDR[BANKSTART+BANKSIZE1:BANKSTART]。收到各類操作指令后，該模塊會(huì)反饋給CMD命令解析模塊cmdack信號為1，并最終反饋到系統(tǒng)控制接口模塊的CMDACK信號為1，如果沒有收到任何操作指令，則cmdack=0，CMDACK信號為0。代碼示例如附件3. SDRAM控制器頂層模塊實(shí)際上在大型工程開發(fā)過程中很少用到圖形編輯工具，因?yàn)檫B接線較多不易連接，容易顯得雜亂，可讀性和可移植性都不強(qiáng)。use 。 RESET_N :in std_logic。 CM_ACK :in std_logic。 REFRESH :out std_logic。 SC_RC :out std_logic_vector(1 downto 0)。 REF_REQ :out std_logic。architecture RTL of control_interface is signal declarations signal LOAD_REG1 : std_logic。 signal timer_zero : std_logic。begin This module decodes the mands from the CMD input to individual mand lines,NOP,READA,WRITEA,REFRESH,PRECHARGE,LOAD_MODE。039。039。039。039。039。00039。039。)then READA=39。 end if。139。 if(CMD=39。 else REFRESH=39。10039。039。)then LOAD_MODE=39。 end if。039。039。)and(LOAD_REG2=39。 else LOAD_REG2=39。end process。use 。 COLSIZE :integer:=9。 BANKSTART :integer:=20。 SADDR :in std_logic_vector(ASIZE1 downto 0)。 REFRESH :in std_logic。 SC_RC :in std_logic_vector(1 downto 0)。 REF_REQ :in std_logic。 SA :out std_logic_vector(11 downto 0)。 RAS_N :out std_logic。end mand。 signal do_writea1 : std_logic。 signal mand_done : std_logic。 signal rw_flag : std_logic。 signal oe2 : std_logic。 signal rp_done : std_logic。 signal REF_REQ_int : std_logic。 This process monitors the individual mand lines and issues a mand to the next stage if there currently another mand already running. process(CLK,RESET_N) begin if(RESET_N=39。 do_reada =39。 do_refresh =39。 do_load_mode =39。 mand_delay =(others=39。039。 rp_done =39。elseif rising_edge(CLK)then if((REF_REQ =39。)and mand_done =39。 and rp_done =39。and do_writea =39。 else do_refresh =39。139。039。039。039。) and (mand_done =39。) and (rp_done =39。))then do_writea =39。 else do_writea =39。 end if。039。039。039。) and (mand_done =39。))then do_lode_mode =39。 end if。139。139。1111111139。 else mand_done = mand_delay(0)。 end if。139。139。039。 process(CLK,RESET_N)begin if(RESET_N = 39。)。039。039。039。000139。 elsif(SC_BL = 39。 elsif(SC_BL = 39。 elsif(SC_BL = 39。 end if。 oe_shift(7) = 39。 oe3 = oe2。 end if。)then oe4 = 39。 or do_reada = 39。)then oe4 = 39。 end if。use 。 OE :in std_logic。 DQIN :in std_logic_vector(DSIZE1 downto 0)。end sdr_data_path。begin process(CLK,RESET_N) begin if(RESET_N=39。)。 DM1 =(others=39。 DIN2 = DIN1。end process。附件4：library ieee。 ROWSIZE :integer:=12。 COLSTART :integer:=0。 RESET_N :in std_logic。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。 BA :out std_logic_vector(1 downto 0)。 CAS_N :out std_logic。 )。 ROWSIZE :integer:=12。 COLSTART :integer:=0。 RESET_N :in std_logic。 WRITEA :in std_logic。 SC_CL :in std_logic_vector(1 downto 0)。 SC_BL :in std_logic_vector(3 downto 0)。 OE :out std_logic。 CKE :out std_logic。 )。 RESET_N :in std_logic。 DM :in std_logic_vector(DSIZE/81 downto 0)。 )。 RESET_N :in std_logic。 CM_ACK :in std_logic。 REFRESH :out std_logic。 )。 clock :out std_logic。 attribute syn_black_box of pll1:ponent is true。 signal ICKE : std_logic。 signal DQIN : std_logic_vector(DSIZE1 downto 0)。 signal sc_cl : std_logic_vector(1 downto 0)。 signal sc_bl : std_logic_vector(3 downto 0)。 signal writea : std_logic。 signal ref_req : std_logic。 signal CLK133B : std_logic。 instantiate the data path moduledata_path1:sdr_data_pathgeneric map(DSIZE =DSIZE)port map( CLK =CLK133, RESET_N =RESET_N, OE =oe, DATAIN =DATAIN, DM =DM, DATAOUT =IDATAOUT, DQM =DQM, DQIN =DQIN, DQOUT =DQOUT )。 CS_N =ICS_N。 WE_N =IWE_N。end process。Z39