【導(dǎo)讀】[摘要]快速傅立葉變換作為時(shí)域和頻域轉(zhuǎn)換的基本運(yùn)算，是數(shù)字譜分析的必要前提。件或DSP實(shí)現(xiàn)，高速處理時(shí)實(shí)時(shí)性較難滿(mǎn)足。FPGA是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡(jiǎn)單，通?？梢匀菁{很多。相同的運(yùn)算單元，因此FPGA在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的DSP芯片。FFT運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單和固定，本文介紹了一種通用的可以在FPGA上實(shí)現(xiàn)512點(diǎn)FFT變換。主要對(duì)quartusII中的ram，rom，fft，基本運(yùn)算等宏模塊進(jìn)行調(diào)用?？刂颇K，實(shí)現(xiàn)對(duì)信號(hào)的產(chǎn)生和頻譜的測(cè)量和顯示等工作。實(shí)驗(yàn)果表明，設(shè)計(jì)完成的系統(tǒng)能夠在保證運(yùn)算精度和實(shí)?，F(xiàn)復(fù)雜度的同時(shí)，切實(shí)可行地完成設(shè)計(jì)的總體要求。

　　

【正文】 。 ELSIF hcount703 THEN v_dat=X03。 藍(lán)色。 ELSE v_dat=X00。 黑色。 END IF。 END IF。 END PROCESS。 PROCESS(vga_clk) 產(chǎn)生橫彩條。 BEGIN IF RISING_EDGE(vga_clk)THEN IF vcount=94 THEN h_dat=Xff。 白色 ELSIF vcount154 THEN h_dat=XFC。 黃色 ELSIF vcount214 THEN h_dat=X1f。 青色 ELSIF vcount274 THEN h_dat=X1c。 綠色。 ELSIF vcount334 THEN h_dat=Xe3。 紫色。 ELSIF vcount394 THEN h_dat=Xe0。 紅色。 ELSIF vcount454 THEN h_dat=X03。 藍(lán)色。 ELSE h_dat=X00。 END IF。 END IF。 END PROCESS。 vga的實(shí)現(xiàn) 1)vga顯示總體結(jié)構(gòu) Vga顯示模塊主要包括采樣觸發(fā)控制模塊 (sample)、雙口 RAM存儲(chǔ)模塊 (dpram)、波形顯示控制模塊 (disp_controller)、 VGA顯示驅(qū)動(dòng)模塊 (vga)、采樣頻率控制模塊 ( div_freq)及鍵盤(pán)顯示控制模塊 (key_board)節(jié) 6個(gè)模塊。按功能可以劃分為三個(gè)部分，即信號(hào)采樣部分、波形顯示部分和鍵盤(pán)控制部分。信號(hào)采樣部分會(huì)對(duì)輸入信號(hào)進(jìn)行采 樣并存儲(chǔ)；波形顯示部分只管從雙口 RAM讀數(shù)據(jù)并送往 VGA 接口顯示；鍵盤(pán)顯示部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。下面將對(duì)個(gè)功能模塊進(jìn)行簡(jiǎn)單的介紹。 2)波形數(shù)據(jù)存儲(chǔ)格式 采集的波形數(shù)據(jù)存放在 FPGA內(nèi)部定義的雙口 RAM中，存儲(chǔ)深度為 1024位，數(shù)據(jù)寬度為 10位，這樣數(shù)據(jù)的每一位就對(duì)應(yīng)于每一通道的波形數(shù)據(jù)，采樣到高電平就存“ 1”，低電平就存“ 0。 3)波形圖像顯示 (1)顯示區(qū)域劃分 本設(shè)計(jì)的 VGA 驅(qū)動(dòng)程序驅(qū)動(dòng) VGA 顯示器時(shí)顯示的分辨率為 640 480。在水平部分顯示柵格網(wǎng)絡(luò)（柵格線(xiàn)用虛 線(xiàn)顯示），共分 16 大格（列），每大格再細(xì)分 5小每小格由 8 個(gè)像素點(diǎn)組成，總共就有 640個(gè)像素點(diǎn)。這樣整個(gè)顯示器的顯示區(qū)域就劃分完波形顯示格式，其中屏幕的背景顏色為淺藍(lán)色，柵格線(xiàn)為黑色，波形為綠色間標(biāo)線(xiàn)為紅色。 行掃描計(jì)數(shù)器和雙口 RAM的地址是同步的，即每掃描一個(gè)像素點(diǎn)，雙口 RAM地址也加一。假設(shè)RAM 中的數(shù)據(jù)不變，則顯示區(qū)域每列讀出的數(shù)據(jù)都是相同的，現(xiàn)在要做的是在各通道對(duì)應(yīng)的位置顯示對(duì)應(yīng)通道的波形數(shù)據(jù)，當(dāng)場(chǎng)掃描計(jì)數(shù)器 vcount的值為 8時(shí)，判斷 DO值，若為“ 1”輸出數(shù)據(jù)（指顯示波形的顏色數(shù)據(jù)）顯示，若為“ O”則輸出背景色或柵格（視柵格顯示條件而定）；同理當(dāng) vcount的值為 40時(shí)（見(jiàn)表 ），再次判斷 DO值，若為“ 0”輸出數(shù)據(jù)，若為“ 1”則輸出背景色或柵格。這樣一來(lái)，就有高低電平的波形線(xiàn)顯示出來(lái)了。但高電平與低電平跳變時(shí)的垂直線(xiàn)怎的顯示，在 RAM數(shù)據(jù)讀取出來(lái)之后再加一級(jí)寄存器做個(gè)邊沿檢測(cè)電路（如圖 5. 14所示，其中 XOR為“異或”門(mén)），當(dāng) Din0（即 DO）的值產(chǎn)生變化時(shí)，在 mark 端即輸出高電平（ Din0 發(fā)生變化后，在 CLK 到來(lái)之前Dout0 的值是保持不變的，兩不同值經(jīng)“異或”門(mén)“異或”后即輸出“ 1”） 。當(dāng) vcount 的值為 8～40時(shí)判斷 mark的狀態(tài)，若為“ 1”則輸出數(shù)據(jù)（波形顏色數(shù)據(jù)），若為“ 0”顯示背景顏色或柵格線(xiàn)。這樣一來(lái)完整的波形就能顯示出來(lái)。其他各通道波形的顯示方法相同。柵格和時(shí)間標(biāo)線(xiàn)的顯示比較簡(jiǎn)單，只要在顯示區(qū)域?qū)?yīng)的位置（比如當(dāng) hcount為 0、 40時(shí)）輸出柵格顏色數(shù)據(jù)就可以了，若要顯示虛線(xiàn)，則需將 vcount值也做比較（比如當(dāng) vcount為 5時(shí)顯示， vcount為 0、 4不顯示）。 (3)移動(dòng)顯示區(qū)域 考慮到顯示器的水平分辨率為 640個(gè)像素，只能顯示 640個(gè)波形 點(diǎn)，若波形數(shù)據(jù)存儲(chǔ)器存儲(chǔ)深度取 640，則不好控制，也比較浪費(fèi)資源（這是由 FPGA的結(jié)構(gòu)決定的），所以存儲(chǔ)深度應(yīng)取整 (2n)，取 1 024 剛好滿(mǎn)足 1 K。這樣一來(lái)有一些波形數(shù)據(jù)會(huì)顯示不出，但是可以通過(guò)改變雙口 RAM的起始 地址來(lái)達(dá)到能查看所有波形數(shù)據(jù)的目的。如圖 ，圖中 offset為起始地址的偏移量，范圍為 0～ 384， offset的值可通過(guò)鍵盤(pán)改變。 邊沿檢測(cè)電路 vga的仿真測(cè)試 以上各功能模塊在 quartusⅡ軟件中的仿真結(jié)果如圖 。圖中， vga_clk 信號(hào)是 點(diǎn)時(shí)鐘信號(hào)， hsync,vsync 分別是行、場(chǎng)同步信號(hào)輸出， hcount,vcount 分別是行、場(chǎng)計(jì)數(shù)信號(hào)． disp_data是八位的色彩輸出信號(hào)。從圖 ，當(dāng)場(chǎng)計(jì)數(shù)信號(hào)到達(dá)一定的值后，場(chǎng)同步輸出出現(xiàn)一個(gè)低電平，即消隱，之后進(jìn)入下一個(gè)場(chǎng)掃描。而行計(jì)數(shù)信號(hào)同樣在一行掃描結(jié)束后出現(xiàn)一個(gè)行消隱。 圖 仿真結(jié)果圖 存儲(chǔ)單元設(shè)計(jì) 在 FFT 處理單元中存儲(chǔ)器是必不可少的單元，蝶形運(yùn)算數(shù)據(jù)的輸入輸出和中間結(jié)果的存儲(chǔ)都要經(jīng)過(guò)存儲(chǔ)器 ,因此它們的頻繁讀寫(xiě)操作對(duì)整個(gè) FFT 處理速度影響較 大。為了加快 FFT 的運(yùn)算速度，需要構(gòu)造雙端口 RAM來(lái)加快數(shù)據(jù)傳輸?shù)耐掏铝?。存?chǔ)器的使用通過(guò)狀態(tài)機(jī)來(lái)調(diào)用。 Altera公司提供了強(qiáng)大而又便捷的 Quartus II和 MegaWizard PlugIn Manager工具，可以幫助設(shè)計(jì)者簡(jiǎn)單快捷地實(shí)現(xiàn)雙端口 RAM存儲(chǔ)器。啟動(dòng) Quartus II軟件中 MegaWizard PlugIn Manager工具，并選擇 lpm_ram_dp，如圖 。 圖 MegaWizard 工具的 lpm_ram_dp 模塊 然后根據(jù)設(shè)計(jì)要求，按照向?qū)нM(jìn)一步設(shè)計(jì)各個(gè)參數(shù)，最后形成雙端口的 RAM模塊，再添加必要的輸入輸出引腳，即完成了雙端口 RAM的初步設(shè)計(jì)如圖 所示。 4 系統(tǒng)調(diào)試 安裝 ByteBlaster II 下載電纜 首先要檢查 ByteBlaster II驅(qū)動(dòng)程序是否安裝。如果沒(méi)有安裝，可以通過(guò)下面步驟完成安裝；如果已經(jīng)安裝，則可跳過(guò)此步。查看方法如圖 ，在設(shè)備管理器中查看。 圖 設(shè)備管理器 選擇“開(kāi)始” “設(shè)備和打印機(jī)” “ usb blaster”打開(kāi)添加硬件向?qū)В?如圖 圖 添加硬件向?qū)? 選擇“是，我已經(jīng)連接了些硬件 (Y)”選項(xiàng)，單擊“下一步”按鈕繼續(xù)其他設(shè)置，設(shè)置過(guò)程如 圖 所示。然后一直單擊“繼續(xù)”按鈕，直到安裝結(jié)束。若安裝過(guò)程出現(xiàn)錯(cuò)誤，那么只要重新再安裝一次即可。安裝結(jié)束后需重新啟動(dòng)計(jì)算機(jī)， Altera ByteBlaster II下載線(xiàn)才能正常使用。 選擇“開(kāi)始” “程序’’ AlteraQuartus II ，打開(kāi) Quarts II 。在 Quartus II軟件主界面中選擇 ToolsProgrammer，打開(kāi)編程器對(duì)話(huà)框，如圖 。察看編程器對(duì)話(huà)框左上角的 Hardware Setup欄中硬件是否已經(jīng)安裝，如果是 No Hardware，表明沒(méi)有安裝下載電纜。 ByteBlaster II 下載電纜安裝過(guò)程如下： ①在 Quartus II 軟件的主界面中點(diǎn)擊 Hardware setup進(jìn)入圖 Hardware Set— up對(duì)話(huà)框； ②單擊 Add Hardware按鈕進(jìn)入圖 Add Hardware對(duì)話(huà)框。 ③在 Add Hardware對(duì)話(huà)框中，按圖所示進(jìn)行設(shè)置，然后單擊 OK關(guān)閉該對(duì)話(huà)框 (USBBlaster的安裝這里不做介紹 )； ④在 Hardware Setup對(duì)話(huà)框的 Currently selected hardware下拉列表框中選擇 Byte Blaster II(注意圖 )，最后單擊 Close關(guān)閉該對(duì)話(huà)框。 圖 Add Hardwar (1)啟動(dòng) Quartus II 建立一個(gè)空白工程，然后命名為 fft— test. (2)新建 dds rom. Mlf 文件，并拷貝 (3)建立 ROM宏單元并命化數(shù)據(jù)選擇 dds rom. mif文件。名為 dds rom，設(shè)置數(shù)據(jù)個(gè)數(shù)為 4096，數(shù)據(jù)寬度為 10位，初始化 (4)建立 PLL宏單元，命名為 pll，設(shè)置 c0輸出頻率為 100 MHz， cl輸出頻率為 25 MHz， e0輸出頻率為 100MHz。 (5)建立 LPM RAM DP 宏單元，命名為 sample_dpram，具體設(shè)置如下： ①在 a number LPM_RAM_DP向?qū)У?page3 頁(yè)選擇 With one read port and one write port和As one word兩個(gè)選項(xiàng)； ②在 page4頁(yè)設(shè)置儲(chǔ)存器的數(shù)據(jù)個(gè)數(shù)為 512，數(shù)據(jù)寬度為 8位； ③在 page5頁(yè)設(shè)置時(shí)鐘方式為“ Dual clock： use separate‘ read’ and ‘ write’ ④在 page7 頁(yè)取消讀輸出端口寄存器項(xiàng)，即取消“ Read output port(s)‘ q”’， clocks；同時(shí)選中創(chuàng)建時(shí)鐘使能信號(hào)項(xiàng) Create one clock enable signal” ⑤其他的按默認(rèn)設(shè)置。 (6)建立 LPM_RAM_DP ALTMULT_ADD宏單元，命名 display_dpram，具體設(shè)置同實(shí)驗(yàn)步驟 (5)，只將數(shù)據(jù)寬度改為 9位。 (7)建立 ALTMULT_ADD宏單元，命名為 mult_add，具體設(shè)置如下： ①在 ALTMULT_ADD向?qū)У?page3頁(yè)設(shè)置輸入數(shù)據(jù) A、 B的寬度為 8位。 ②其他的參數(shù)按默認(rèn)設(shè)置，不用更改，直至向?qū)瓿伞? (8)建立 ALTSQRT宏單元，命名為 sqrt，具體設(shè)置如下：選擇輸入數(shù)據(jù)寬度為 17位，并選中“ Yes，1 want an output latency of 8 clock cycles，后設(shè)置 8級(jí)流水線(xiàn)，其他的參數(shù)按默認(rèn)設(shè)置。 (9) FFT IPCore的建立。 ①安裝 MegaCore。 MegaCore可以在 Quartus II開(kāi)發(fā)環(huán)境中使用，本實(shí)驗(yàn)的 FFT MegCore是 FFT V ，即 FFT編譯器。 MegaCore不附帶在 Quartus II軟件中，需要單獨(dú)向 Altera 公司購(gòu)買(mǎi)或申請(qǐng)?jiān)囉冒?。在這里我們安裝的是 MegaCore IP Librar ②打開(kāi) FFT 編譯器。在 Quartus II 主界面中選擇 ToolMegaWizard PlugIn Managc 打開(kāi)添加宏單元的向?qū)?，選擇 Create a new custom megafunction variation 新建宏單元模塊然后在新建宏單元模塊窗口中選擇 DSP TransformsFFT 3 并命名為 fft。 ③設(shè)置 FFT的參數(shù)。在 Quartus II主界面中，在 FFT兆核函數(shù)向?qū)е袉螕簟?Step 1： Parameterize”打開(kāi) FFT參數(shù)設(shè)置對(duì)話(huà)框，具體參數(shù)設(shè)置如下： (a)在 Parameters 選項(xiàng)卡設(shè)置 FFT 變換長(zhǎng)度 (Transform Length)為 512，數(shù)據(jù)精度 (Data Precision)和旋轉(zhuǎn)因子精度 (Twiddle Precision)為 8位，如圖 。 (b)在 Architecture選項(xiàng)卡選擇突發(fā)結(jié)構(gòu) (Burst)為 I/O數(shù)據(jù)流，單輸出 FFT引擎結(jié)構(gòu) (Single Output)，并行 FFT引擎?zhèn)€數(shù)為“ l”，如圖 。 (c)在 Implementation Options選項(xiàng)卡選擇復(fù)數(shù)乘法器結(jié)構(gòu) (Structure)為 4/Mults2Adders，如圖 。 d)最后單擊 Finish按鈕完成參數(shù)設(shè)置。 ④生成 FFR 模塊。在 FFT 兆核函數(shù)向?qū)е袉螕簟?Step 2： Set Up Simulation”按鈕百以打開(kāi)生成仿真文件的對(duì)話(huà)框，這里不需要生成仿真文 件，所以可以跳過(guò)此步，直接單“ Step 3： Generate”按鈕，就可以生成所需要的 FFT模塊，生成的模塊如圖 。 圖 FFT 模塊 Symbol 表 5. 17 引腳鎖定方法 信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 信號(hào) 引腳 seg[0] PIN_D18 key0 PIN_AB11 ad_datin0 PIN_AB11 disp_data[6] PIN_C20 seg[1] PIN_C19 key1 PIN_AA11 ad_datin1 PIN_AA11 disp_data[7] PIN_B21 seg[2] PIN_D19 key2 PIN_T21 ad_datin2 PIN_T21 reset n PIN_B11 seg[3]