常用組合邏輯模塊三-資料下載頁
2025-05-03 18:40本頁面
【正文】 VHDL描述基本邏輯器件 【 例 】 半加器的描述 LIBRARY IEEE； USE LOGIC ENTITY mux21 IS PORT（ a， b： IN STD LOGIC； s： IN STD LOGIC； y： OUT STD LOGIC） ； END mux21； ARCHITECTURE example3 OF mux21 IS BEGIN y=a WHEN s=’0’ ELSE b； END ARCHITECTURE example3； a b s y 41 用 VHDL描述基本邏輯器件 【 例 】 2選 1數(shù)據(jù)選擇器的描述 42 用 VHDL描述基本邏輯器件 例 :四選一電路 LIBRARY IEEE； USE ； ENTITY mux4 IS PORT(input: IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y: OUT STD_LOGIC)； END mux4； ARCHITECTURE rtl OF mux4 IS BEGIN PROCESS(input, sel) BEGIN IF(sel=″00″) THEN y=input(0)； ELSIF(sel=″01″) THEN y=input(1)； ELSIF(sel=10) THEN y=input(2)； ELSE y=input(3)； END IF； END PROCESS； END rtl； 組合邏輯電路的競爭與冒險 競爭 (Race) 由于電路中各個信號通過的路徑不同，當加到某個門電路的兩個信號同時向相反方向變化時： (1) 變化時間有微小差異。 (2) 信號邊沿變化時間存在差異。 這就是組合電路的 競爭 現(xiàn)象。 43 組合邏輯電路的競爭與冒險 冒險 由于存在競爭，使電路的輸出出現(xiàn)瞬間的邏輯 錯誤稱為冒險。工程上也稱為毛刺。 A B F “0” 想 理 A B F amp。 44 組合邏輯電路的競爭與冒險 有競爭無冒險 有競爭有冒險 A B F 45 組合邏輯電路的競爭與冒險 冒險的類別 因為信號經(jīng)不同路徑傳輸后，到達電路中某一會合點的時間差異產(chǎn)生的冒險稱為 邏輯冒險 。 AYAAY46 組合邏輯電路的競爭與冒險 因為多個信號同時變化時因為過渡過程產(chǎn)生的差異而出現(xiàn)的冒險稱為 功能冒險 。 ABYΔ tABUI L ( m a x )UI L ( m a x )47 關門電平，當輸入電平大于此值時，輸入值就不能處于穩(wěn)定的低電平。 組合邏輯電路的競爭與冒險 怎樣判定有無險象 若出現(xiàn) 或 則有險。 及該變量的非 (如 )以外的其它變量為某恒定值， 在邏輯表達式，令除了某個邏輯變量 (如變量 A) AAA??例 : F AB A C?? 理論上 ，下面看實際情況： 1F A A? ? ?令 B=C=1， 則 有險 F A A48 組合邏輯電路的競爭與冒險 A A39。 A A39。 F 險象 ABCAA ’A ’F49 F AB A C??令 B=C=1 組合邏輯電路的競爭與冒險 同的卡諾圈，而兩個卡諾圈相切，即會產(chǎn)生險象。 從圖中可見， m3和 m7這兩個相鄰最小項分屬兩不 卡諾圖判斷法 將上例的 填入卡諾圖 F AB A C??A BC 00 01 11 10 0 1 0 1 0 1 1 0 0 1 F 50 加到輸入端的信號波形應包含輸入變量 所有可能發(fā)生的狀態(tài)變化。 3. 實驗觀測波形 （功能冒險） 組合邏輯電路的競爭與冒險 51 組合邏輯電路的競爭與冒險 冒險的消除或減弱 1. 增加冗余項 （修改邏輯設計） F=AB+AC A BC 00 01 11 10 0 1 0 1 0 1 1 0 0 1 F F=AB+AC+BC 52 組合邏輯電路的競爭與冒險 2. 引入選通脈沖，使電路穩(wěn)定后輸出 3. 加濾波電容 S C A F B C A F 53 54 作業(yè)： 、 55 訓練題：用 Proteus搭建電路實現(xiàn)以下功能： 32選 1電路 “四舍五入”判別器
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