常用組合邏輯模塊三(編輯修改稿)
2025-05-30 18:40 本頁面
【文章內(nèi)容簡介】 SE 描述器件的輸入 、 輸出端口數(shù)據(jù)類型中將要用到的IEEE的標(biāo)準(zhǔn)庫中的 STD_LOGIC_1164程序包 。 20 VHDL介紹 格式： ENTITY 實體名 IS [類屬參數(shù)說明 ] [端口說明 ] END 實體名； 規(guī)則： （ 1） 類屬參數(shù)說明必須放在端口說明之前， 用于指定如矢量位數(shù) 、 延遲時間等參數(shù) 。 例如 GENERIC（ m： TIME： =1 ns） ； 說明 m是一個值為 1ns的時間參數(shù) 則程序語句： tmp1 = d0 AND se1 AFTER m； 表示 d0 AND se1經(jīng) 1ns延遲后才送到 tem1。 實體 （ ENTITY） 說明 21 VHDL介紹 類屬 GENERIC 參量是一種端口界面常數(shù)，常以一種說明的形式放在實體或塊結(jié)構(gòu)體前的說明部分，其引導(dǎo)一個參量表，在表中提供時間參數(shù)或總線寬度等靜態(tài)信息。 （ 2） 端口說明是描述器件的外部接口信號的說明 ， 相當(dāng)于器件的引腳說明 。 其格式為： PORT（ 端口名 {， 端口名 }：方向 數(shù)據(jù)類型名； 端口名 {，端口名 }：方向 數(shù)據(jù)類型名）； 例如： PORT（ a， b： IN STD_LOGIC； s： IN STD_LOGIC； y： OUT STD_LOGIC） ； VHDL介紹 端口方向包括： IN； 輸入， 符號： OUT； 輸出， 符號： INOUT； 雙向 ， 符號： BUFFER； 具有讀功能的輸出，符號： D Q BUFFER 端口 23 VHDL介紹 24 例：用 VHDL語言編寫的實體聲明： library ieee。 use 。 entity or_gate is port ( a : in bit 。 b : in bit 。 c: out bit )。 end or_gate 。 上面的實體聲明描述了一個或門單元，它有三個引腳 a、 b、 c。給出了三個引腳 a、 b、 c的參數(shù)； in和 out數(shù)據(jù)類型是 bit。 基本設(shè)計單元的實體，用于指明設(shè)計基本單元的行為、元件及內(nèi)部連接關(guān)系，即定義設(shè)計單元的功能。 結(jié)構(gòu)體的結(jié)構(gòu)： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS [說明語句 ]； 為內(nèi)部信號 、 常數(shù) 、 數(shù)據(jù)類型 、 函數(shù)定義 BEGIN [功能描述語句 ] END ARCHITECTURE 結(jié)構(gòu)體名； 結(jié)構(gòu)體（ ARCHITECTURE） 25 VHDL介紹 例如：或門的結(jié)構(gòu)體 ARCHITECTURE or1 OF temp1 IS SIGNAL y： STD_LOGIC； BEGIN y=a OR b； END ARCHITECTURE or1； 26 VHDL介紹 27 VHDL介紹 進(jìn)程（ PROCESS） 進(jìn)程語句屬于并行語句，它在 VHDL中使用最頻繁、最能體現(xiàn) VHDL風(fēng)格。 進(jìn)程語句格式： [進(jìn)程標(biāo)號： ]PROCESS [（ 敏感信號參數(shù)表 ） ] [IS] [進(jìn)程說明部分 ] BEGIN 順序描述語句 END PROCESS [進(jìn)程標(biāo)號 ]； 進(jìn)程語句是并行處理語句，即各個進(jìn)程是同時處理的，在一個結(jié)構(gòu)體中多個 Process語句是同時并發(fā)運行的。 Process語句的特點： ? 進(jìn)程結(jié)構(gòu)內(nèi)部的所有語句都是 順序執(zhí)行 的。 ? 多進(jìn)程之間，是 并行執(zhí)行 的，并可訪問構(gòu)造體或?qū)嶓w中所定義的信號。 ? 進(jìn)程的啟動是由進(jìn)程標(biāo)識符 process后的 信號敏感表 所標(biāo)明的信號來觸發(fā)進(jìn)程的活動，也可以用WAIT語句等待一個觸發(fā)條件的成立。 ? 各進(jìn)程之間的通信是由 信號 來傳遞的。 VHDL介紹 *例 不含信號敏感表的進(jìn)程語句 ARCHITECTURE multiple_wait OF tests IS SIGNAL a,b:bit:=‘0’。 BEGIN P1:PROCESS BEGIN WAIT ON a。 WAIT ON b。 WAIT FOR 0ns。 WAIT。 END PROCESS p1。 END ACHITECTURE multiple_wait。 VHDL介紹 *例 含信號敏感表和 WAIT語句的錯誤程序 ARCHITECTURE sensitivity_list OF t
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