29-組合邏輯電路-資料下載頁
2025-07-25 14:51本頁面
【正文】 8 ? 邏輯表達式 A?B?C=Y 0? 當 Ye=1時，輸出與非門G7G14被打開。 A B C 非門 G1 A 非門 G2 B 與非門G7 Y0 非門 G3 C 3?8線譯碼器 74HC138 1 0 1 0 0 0 1 0 0 0 1 C E3 E2 E1 輸入 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 1 0 0 0 0 1 1 0 1 1 1 1 Y1 Y0 A B 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Y6 Y5 Y4 Y3 Y2 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 Y7 輸出 1 1 0 1 1 1 輸出禁能 無選通信號輸出 輸出使能 選通 Y0通道 目 錄 概 念 加法器及其制作 地址譯碼器 譯碼器實驗 譯碼實驗 1 2 3 連接順序： 1 0 1 0 0 0 1 0 0 0 1 C E3 E2 E1 輸入 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 1 0 0 0 0 1 1 0 1 1 1 1 Y1 Y0 A B 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Y6 Y5 Y4 Y3 Y2 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 Y7 輸出 1 1 0 1 1 1 全為高電平，禁止工作狀態(tài) 只有一個為低電平 0，其余 7個輸出引腳全為高電平 1 如果出現(xiàn)兩個輸出引腳同時為 0的情況，則說明該芯片已經(jīng)損壞。 譯碼實驗 ? 關鍵知識點 譯碼器的特點 ① 只有當“片選”輸入端 E E E3分別為 0、 0、 1時，譯碼器處于工作狀態(tài)，否則譯碼器被禁止，且所有的輸出端被封鎖在高電平。 ② 假設譯碼器已經(jīng)使能，此時其輸出 Y0 ～ Y7則取決于 A、 B和 C的輸入信號，且始終只有 1位輸出低電平，其余 7位皆為高電平。 ③ 由于其輸出為低電平有效，因此實現(xiàn)邏輯功能時，輸出端不可接“或門”及“或非門”。
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