[理學]第10章組合邏輯電路-資料下載頁
2025-10-10 00:50本頁面
【正文】 31 二 數(shù)據(jù) 選擇器 ? 工作原理 (四選一） 輸入 D0 D1 D2 D3 輸出 Y 選擇輸入 A0A1 00 011011? 輸出 Y的表達式 ???????30010110210310iii DmDAADAADAADAAY由此可見： 當 A0A1（ mi）為控制信號， Di為數(shù)據(jù)信號時，輸入輸出邏輯關(guān)系為 四選一 選擇器 ； 當 Di 為控制信號， A0A1（ mi）為數(shù)據(jù)信號時，輸入輸出邏輯關(guān)系為 二變量的邏輯函數(shù)。 32 集成電路數(shù)據(jù)選擇器 輸 入 輸 出 使能 G 選 擇 C B A Y= 1 0 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3 0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D7 ?功能表 (八選一） w???70iii DmY?邏輯符號 D0D1D2D3D4D5D6D7 74lS151 G A B C Y W ? 輸出 Y的表達式 33 2. 74lS151 集成電路數(shù)據(jù)選擇器的應用 ?例 1：試用 74LS151實現(xiàn)真值表所示邏輯函數(shù)。 解： 1)根據(jù)真值表寫出最小項表達式 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1 7643 mmmmABCCABCBABCAY???????????70iii DmY2)根據(jù) 74LS151選擇器的功能 將 最小項表達式 轉(zhuǎn)換成對應的輸出形式 Y= m3D3+m4D4+m6D6+m7D7 3)將 D3D4D6D7接 1，式中沒有出現(xiàn)的最小項為 m0m1m2m5，其對應的控制變量 D0D1D2D5接 0，由此畫出的邏輯圖。 C B A Y 0 0 0 1 1 0 1 1 0 D0D1D2D3D4D5D6D7 74lS151 G A B C Y W 34 加法器 計算機運算電路中要用到加法器 。 常用的加法器有全加器和半加器兩類 。 不考慮進位的加法器稱為半加器 。 考慮進位的加法器稱為全加器 。 本節(jié)按組合邏輯電路設(shè)計的步驟分別寫出兩種加法器的邏輯表達式及邏輯圖 。 例 1 設(shè)計一個半加器 。 S C B A 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 1)真值表 2)邏輯表達式 進位 C： 和 S： S=AB BABABAC ????3)邏輯電路 ? HA o C Ai Bi Si Ci A B C 1 ? amp。 S 35 ii1iiiii1iiiii1iii1iii1iii1iiiiBACBABACBABACBACBACBACBAC????????????????)()(例 2 設(shè)計一個全加器。 2)邏輯關(guān)系 1iiii CBAS ???? )(1 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 iA iB iS iCCi1 1)真值表 1 ? 1 ? 1 ? 1 ? amp。 amp。 i C i S i B i A i C AiBi HA HA 1 ? Ai Bi Ci1 i C ? i S ? ) i i B (A Ci1 ? Ci1 Ai Bi ) ( i i B A ? 3)邏輯電路 36 1. 組合邏輯電路的特點是：輸出狀態(tài)只 取決 于同一時刻的輸入狀態(tài)，簡單的組合邏輯電路可由邏輯門電路組成。 2. 分析組合邏輯電路的 基本 步驟大致是 :寫出邏輯表達式 →邏輯表達式化簡和變換 → 列出真值表 → 確定功能。 3. 應用邏輯門設(shè)計組合邏輯電路的基本步驟是 :列出真值表→ 寫出邏輯表達式 → 畫出邏輯圖。 4. 常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、加法器等。 5. 應用組合邏輯器件進行組合邏輯電路設(shè)計時，應注意： ? 對邏輯表達式的變換與化簡的目的是使其盡可能與組合邏輯器件的形式一致，而不是盡量簡化。 ? 當出現(xiàn)只需器件的部分功能時，需要對有關(guān)輸入、輸出信號作適當?shù)奶幚?。當出現(xiàn)一個器件不能滿足設(shè)計要求的情況時，需要對器件進行擴展。 小結(jié)
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