【正文】 出 。 圖（ c） 是其邏輯符號(hào) 。 若將 A A0看作譯碼器的輸入端 ， D看作譯碼器的使能端 ， 上圖所示邏輯圖與 24線譯碼器完全一樣 。 因此 ， 任何帶使能端的全譯碼器都可作為數(shù)據(jù)分配器使用 。 ( b )amp。amp。amp。amp。11AAYYYY010123( a )DDYYYY0123( c )D M U XYYYY012301} G030123AA01DAA01 常用的組合邏輯電路 數(shù)據(jù)選擇器與分配器 3． 雙向開關(guān) 數(shù)據(jù)選擇 /分配器稱為雙向開關(guān) 。 它既可作數(shù)據(jù)選擇器 ， 又可作數(shù)據(jù)分配器 。 圖示是雙向開關(guān) CC4051的邏輯符號(hào) 。 CC4051為三態(tài)工作 ， 使能端低電平有效； A2 , A1 , A0是地址碼輸入端；D0～ D7是數(shù)據(jù)輸入 /輸出端； D8是數(shù)據(jù)輸出 /輸入端 。 INHM U X D M U X028 －070… 701234567∩∩∩∩∩∩∩∩∩IN HAAADDDDDDDDD012012345678G8123456V ： 16 ； V ： 7 ； G N D ： 89101112131415DD SS78 常用的組合邏輯電路 數(shù)據(jù)選擇器與分配器 4． 數(shù)據(jù)選擇器分配器應(yīng)用舉例 （ 1） 數(shù)據(jù)串并行轉(zhuǎn)換 EN 2 14 3 A2 A0 A3 0 7 0 MUX G 9 13 1 11 8 6 5 4 3 2 D0 D1 D2 D3 D4 D5 D6 VCC： 24； GND： 12 6 5 4 7 A1 15 10 D7 8 23 21 20 19 18 17 D8 D9 D10 D11 D12 D13 22 1 16 D14 D15 11 12 9 10 15 14 13 3 常用的組合邏輯電路 數(shù)據(jù)選擇器與分配器 4． 數(shù)據(jù)選擇器分配器應(yīng)用舉例 （ 2） 總線傳輸 D M U XYYYY0123M U X01} G030123DAA01DDD012301} G030123DB79 常用的組合邏輯電路 數(shù)據(jù)選擇器與分配器 4． 數(shù)據(jù)選擇器分配器應(yīng)用舉例 （ 3） 實(shí)現(xiàn)邏輯函數(shù) EN 2 3 0 A 0 7 0 MUX G 1 D 1 0 Y D 1 0 F＝ Y 6 5 4 B 2 D D C F A B C D A B CD A B C D A B C D A B C D A B C D A B C D? ? ? ? ? ? ? 常用的組合邏輯電路 數(shù)據(jù)選擇器與分配器 4． 數(shù)據(jù)選擇器分配器應(yīng)用舉例 （ 4） 擴(kuò)展數(shù)據(jù)通道 2140103G －ENM U X圖 4 3 5 利用選通端擴(kuò)充通道｝012313456791011121315AADDDDDDDD0123456701S1≥1YDDGAA0 152 1YA A037 4 1 5 0DDGAA0 152 1YA A037 4 1 5 0DDGAA0 152 1YA A037 4 1 5 0DDGAA0 152 1YA A037 4 1 5 0A A A A4567A A A A0123 0 15D D16 31D D2 3 9 2 5 5D D( 1 ) ( 2 ) ( 1 6 )( 1 7 )Y 常用的組合邏輯電路 算術(shù)邏輯單元 算術(shù)邏輯單元 ALU又稱多功能函數(shù)發(fā)生器 ， 能夠執(zhí)行數(shù)值比較 、 加 、 減等算術(shù)運(yùn)算 ， 與 、 或 、 非等邏輯運(yùn)算 ，以及邏輯運(yùn)算和算術(shù)運(yùn)算的混合運(yùn)算 。 工作時(shí) ， 由控制信號(hào)決定具體執(zhí)行何種運(yùn)算 。 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 競(jìng)爭(zhēng)與冒險(xiǎn) 1. 0型和 1型冒險(xiǎn) 圖中 ， A由 1變 0的 t2時(shí)刻 ， 由于 G1存在傳輸延遲 tP， 所以在 t2～ (t2＋ tP)期間 ， G2兩輸入均為 0， 經(jīng) G2延遲 tP后 ，F(xiàn)在 (t2＋ tP)～ (t2＋ 2tP)期間為 0， 產(chǎn)生了不應(yīng)有的負(fù)窄脈沖 （ 俗稱毛刺 ） ， 這種現(xiàn)象稱為 0型冒險(xiǎn) 。 1≥1FAAGG12( a )( b )tt tAAF1 2Pt2 +tPt2+2 t P毛刺34圖中 ， 在輸出端出現(xiàn)了不應(yīng)有的正向毛刺 ， 此稱為 1型冒險(xiǎn) 。 1FAAGG12( a )( b )tt tAAF1 2Pamp。34 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 競(jìng)爭(zhēng)與冒險(xiǎn) 2. 兩輸入信號(hào)變化時(shí)的冒險(xiǎn) FAB( a ) ( b )tABFPamp。FAB( c )amp。11B 39。B 39。2 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 競(jìng)爭(zhēng)與冒險(xiǎn) 3. 競(jìng)爭(zhēng) 一般來說 ， 當(dāng)一個(gè)門的輸入有兩個(gè)或兩個(gè)以上信號(hào)發(fā)生改變時(shí) ， 由于這些信號(hào)是經(jīng)過不同的路徑傳輸來的 ， 因此使得它們狀態(tài)改變的時(shí)刻有先有后 ， 這種現(xiàn)象稱為競(jìng)爭(zhēng) 。 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 冒險(xiǎn)的判斷 1. 發(fā)生冒險(xiǎn)的兩種情況 （ 1） 如果一個(gè)門電路的兩個(gè)輸入信號(hào)是輸入變量 A經(jīng)過兩個(gè)不同的傳輸途徑而來的 ， 那么當(dāng)輸入變量 A發(fā)生突變時(shí) ， 該門電路的輸出有可能產(chǎn)生冒險(xiǎn) 。 （ 2） 當(dāng)門電路有兩個(gè)或兩個(gè)以上輸入信號(hào)發(fā)生改變時(shí)容易出現(xiàn)冒險(xiǎn) 。 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 冒險(xiǎn)的判斷 （ 1） 如果一個(gè)門電路的兩個(gè)輸入信號(hào)是輸入變量 A經(jīng)過兩個(gè)不同的傳輸途徑而來的 ， 那么當(dāng)輸入變量 A發(fā)生突變時(shí) ， 該門電路的輸出有可能產(chǎn)生冒險(xiǎn) 。 （ 2） 當(dāng)門電路有兩個(gè)或兩個(gè)以上輸入信號(hào)發(fā)生改變時(shí)容易出現(xiàn)冒險(xiǎn) 。 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 消除冒險(xiǎn)的方法 1． 接入濾波電容 圖 4 4 1 消除冒險(xiǎn)的方法Famp。amp。amp。1ABCamp。GGG GG123 46Cf 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 消除冒險(xiǎn)的方法 2． 加選通脈沖 Famp。 amp。1ABCamp。GGG G123 4Famp。選通脈沖39。G 5( a ) 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) 消除冒險(xiǎn)的方法 3． 修改邏輯設(shè)計(jì) 增加冗余項(xiàng)消除冒險(xiǎn) 。 第 3章總結(jié) 1. 組合邏輯電路的特點(diǎn)是，任意時(shí)刻的輸出僅取決于同一時(shí)刻的輸入，而與電路原狀態(tài)無關(guān)。 2. 常用的中規(guī)模集成組合邏輯電路種類很多，包括：編碼器、譯碼器、數(shù)值比較器、數(shù)據(jù)選擇 分配器等，它們的共同特點(diǎn)是： 通用性 —— 一個(gè)功能部件芯片可實(shí)現(xiàn)多種功能。 自擴(kuò)展 —— 將若干個(gè)功能部件芯片通過適當(dāng)連接，擴(kuò)展成位數(shù)更多的復(fù)雜部件。 兼容性 —— 便于不同品種、功能電路混合使用。 要掌握各類常用組合邏輯電路的功能及用途，特別是功能擴(kuò)展端的使用方法。 3. 組合邏輯電路存在競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象。為消除冒險(xiǎn)可采用加濾波電容，加取樣脈沖，增添冗余項(xiàng)等方法。