[小學(xué)教育]第三章組合邏輯電路-資料下載頁
2025-03-22 02:37本頁面
【正文】 ： L=∑m(3,5,6,7) =m3D3+m5D5+ m6D6+m7D7 ? 輸入變量接至數(shù)據(jù)選擇器的地址輸入端 ? L式中 出現(xiàn)的最小項(xiàng) ，對應(yīng)的數(shù)據(jù)應(yīng)接 1， L式中 沒出現(xiàn)的最小項(xiàng) ，對應(yīng)的數(shù)據(jù)應(yīng)接 0 四、數(shù)值比較器 （一）數(shù)值比較器的基本概念及工作原理 功能：能對兩個(gè) 相同位數(shù) 的二進(jìn)制數(shù)進(jìn)行比較的邏輯電路 1位數(shù)值比較器 A=B=0， A=B=1時(shí)， FA=B=1 FAB=0 FAB=0 AB AB 表達(dá)式 四、數(shù)值比較器 多位比較器 在比較兩個(gè)多位數(shù)的大小時(shí)，自高向低地逐位比較，只能在高位相等時(shí)，才需要比較低位。 A1 A0 與 B1B 0 FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FAB=(A1 B1 )+(A1 =B1 )(A0 B0 ) FA=B=(A1 =B1)(A0 =B0 ) 四、數(shù)值比較器 （二）集成數(shù)值比較器 4位數(shù)值比較器 74LS85 ? A3A2A1A0 B3B2B1B0， FAB=1,FAB=FA=B=0 ? AB, FAB=0,FAB=1， FA=B=0 ? A=B, 要考慮 IAB 、 IA=B 、 IAB 低位數(shù)的比較結(jié)果 四、數(shù)值比較器 IAB 、 IA=B 、 IAB 低位數(shù)的比較結(jié)果 ? 單片工作時(shí)， IAB =IAB =0 ， IA=B =1。 ? 多片工作時(shí)， IAB 、 IA=B 、 IAB 用于多片的連接。 四、數(shù)值比較器 （三）數(shù)值比較器的位數(shù)擴(kuò)展 串聯(lián)擴(kuò)展方式 四、數(shù)值比較器 并聯(lián)擴(kuò)展方式 由于串聯(lián)擴(kuò)展方式中比較結(jié)果是逐級進(jìn)位的，級聯(lián)芯片數(shù)越多，傳遞時(shí)間越長，工作速度越慢。因此，當(dāng)擴(kuò)展位數(shù)較多時(shí)，常采用并聯(lián)方式。 五、加法器 （一）加法器的工作原理 半加器 不考慮來自低位的進(jìn)位的兩個(gè) 1位二進(jìn)制數(shù)相加稱為半加器。 全加器 在多位數(shù)加法運(yùn)算時(shí)，除最低位外，其他各位都需要考慮低位送來的進(jìn)位。 五、加法器 （二）串行進(jìn)位加法器 如圖：用全加器實(shí)現(xiàn) 4位二進(jìn)制數(shù)相加 低位全加器進(jìn)位輸出 ?高位全加器進(jìn)位輸入 注意： C1=0 五、加法器 （三）快速進(jìn)位集成 4位加法器 74LS283 進(jìn)位位直接由加數(shù)、被加數(shù)和最低位進(jìn)位位C1形成 五、加法器 （四）集成加法器的應(yīng)用 五、加法器 （四）集成加法器的應(yīng)用 加法器級聯(lián)實(shí)現(xiàn)多位二進(jìn)制數(shù)加法運(yùn)算 例如： 8位二進(jìn)制相加 實(shí)現(xiàn)余 3碼到 8421BCD碼的轉(zhuǎn)換 解： 3（ 0011）相當(dāng)于 +1101 構(gòu)成一位 8421BCD碼加法器 本章小結(jié) （ 1）組合電路 任何時(shí)刻的輸出僅決定于當(dāng)時(shí)的輸入，與電路原來的狀態(tài)無關(guān)。它由基本門構(gòu)成，不含存儲電路和記憶元件，且無反饋線。 （ 2）組合電路的分析 根據(jù)已給定的邏輯電路，描述其邏輯功能 （ 3）組合電路的設(shè)計(jì) 根據(jù)設(shè)計(jì)要求構(gòu)成功能正確，經(jīng)濟(jì)可靠的電路 （ 4）常用的中規(guī)模組合邏輯模塊 用加法器、比較器、譯碼器、編碼器、數(shù)據(jù)選擇器等設(shè)計(jì)特定電路
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