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微處理器訪存部件設(shè)計(jì)及結(jié)構(gòu)功能驗(yàn)證_碩士學(xué)位論文-資料下載頁(yè)

2024-08-29 16:43本頁(yè)面

【導(dǎo)讀】容,因此設(shè)計(jì)高效的微處理器結(jié)構(gòu)具有重大的意義。量和超流水線微處理器,采用亂序執(zhí)行和先進(jìn)的Cache設(shè)計(jì)等技術(shù)提高流水線的效率。理器有三個(gè)執(zhí)行部件和一個(gè)訪存部件。完全兼容MIPSⅢ定、浮點(diǎn)指令集系統(tǒng)。器的效率達(dá)到最高。本文在簡(jiǎn)述整個(gè)RSIC處理器的整體工作原理的基礎(chǔ)上詳細(xì)介紹了發(fā)射。本文介紹了通用的幾種ASIC延遲調(diào)試方法,具體介紹了在工作中出現(xiàn)的發(fā)射模塊。延遲的調(diào)試過(guò)程。動(dòng)對(duì)比,加速驗(yàn)證的速度?;诠δ芨采w率的通道劃分,基于嵌入式匯編的定向測(cè)試編寫(xiě)。保證整個(gè)微處理器的功能正確性。

  

【正文】 當(dāng) CEN 信號(hào)為低是片選有效信號(hào),這個(gè)時(shí)候片子選通,可以進(jìn)行讀寫(xiě)的操作。 WEN 是讀寫(xiě)信號(hào)。當(dāng) CEN 信號(hào)為有效的時(shí)候 WEN 高電平是進(jìn)行讀操作, WEN 信號(hào)為低時(shí)進(jìn)行寫(xiě)操作。 A端口是讀取地址輸入端口 ,SRAM 每次讀取一行數(shù)據(jù),因此 A地址代表索引行地址。 D 是輸入端,在寫(xiě)模式下輸入 端口的數(shù)據(jù)會(huì)寫(xiě)入 SRAM 中。 Q 端口是輸出端口。 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 17 圖 SRAM 讀時(shí)序圖 Fig SRAM read cycle 如圖 所示圖是 SRAM 進(jìn)行讀操作時(shí)的時(shí)序。在時(shí)鐘上升沿到來(lái)時(shí)采集 CEN 和 WEN信號(hào),片選信號(hào)為低 WEN 信號(hào)為高是讀操作,同時(shí)采集 A端口地址信息, Q 端口在 之后輸出 A地址行所對(duì)應(yīng)的數(shù)據(jù)。當(dāng) CEN信號(hào)為高的時(shí)候,輸出端保持上個(gè)采集信號(hào)時(shí)的輸出。 圖 SRAM 寫(xiě)時(shí)序圖 Fig SRAM write cycle 如圖 所示 CEN為低, WEN 為低是寫(xiě)操作,信號(hào)時(shí)鐘上升沿來(lái)后采集信號(hào),把 D 端口的數(shù)據(jù)寫(xiě)入 SRAM 中 后完成寫(xiě)操作,這個(gè)時(shí)候輸出端口 Q輸出 D端口的數(shù)據(jù)當(dāng) CEN信號(hào)為高的時(shí)候,輸出端保持上個(gè)采集信號(hào)時(shí)的輸出。圖 是 SRAM 存取數(shù)據(jù) VCS 仿真圖??梢钥闯?CEN為低就是寫(xiě)數(shù)據(jù)寫(xiě)的地址是 A輸入端口 01, 02寫(xiě)入的是一個(gè) fffffffffffff西安理工大學(xué)碩士學(xué)位論文 18 的數(shù)據(jù)串,當(dāng) WEN 為高是讀數(shù)據(jù),讀的是地址 A 01 和 03的數(shù)據(jù)可以看出 01的數(shù)據(jù)是fffffffffffff 的數(shù)據(jù)串,而 03所對(duì)應(yīng)的數(shù)據(jù)已經(jīng)改變成 111111111111 的數(shù)據(jù)串。 圖 實(shí)際仿真電路圖 Fig emluator circuit dcache 存取數(shù)據(jù)維護(hù) Dcache 每一行對(duì)應(yīng)一個(gè) dirty 位, 4 組 dcache 就有 4個(gè) 256bit 的寄存器組存放 dirty位。當(dāng)進(jìn)行 STORE 類(lèi)指令操作后在寫(xiě)入數(shù)據(jù)的同時(shí)對(duì)對(duì)應(yīng)行的 dirty 位置 1,表明該行的數(shù)據(jù)需要寫(xiě)回的內(nèi)存中。本次設(shè)計(jì)采用的是 write back 策略:先把 store 的數(shù)據(jù)放入 dcache中,在合適的時(shí)間寫(xiě)入內(nèi)存中。當(dāng) LSQ中沒(méi)有指令的時(shí)候,通過(guò)前導(dǎo)零檢測(cè) 4 組 dirty 數(shù)組,并行檢測(cè)每一組第一個(gè) dirty 位的行號(hào)。優(yōu)先把第一組 dcache 的數(shù)據(jù)寫(xiě)回到內(nèi)存中,其次是第二組,以此類(lèi)推。 訪存類(lèi)指令在 Tagcmp 模塊進(jìn)行 tag 位對(duì)比, miss 的時(shí)候,會(huì)出現(xiàn)以下幾種情況: 如果 4組 dcache 的地址對(duì)應(yīng)行數(shù)據(jù)的 valid 都為 0時(shí),這個(gè)時(shí)候是 miss 的情況發(fā)生了,從內(nèi)存中把數(shù)據(jù)提取出來(lái)之后,這個(gè)時(shí)候放入到第一個(gè) SRAM 組中。 如果第一組 dcache 的地址對(duì)應(yīng)行數(shù)據(jù)的 valid 都為 1,其他幾 組 valid 為 0時(shí),又出現(xiàn)了 miss 的情況,從內(nèi)存提取的數(shù)據(jù)放入第二組 dcache 中。以此類(lèi)推。 如果 4組 dcache的地址對(duì)應(yīng)數(shù)據(jù)行 valid都為 1并且對(duì)應(yīng)行 dirty都為 1的情況下出現(xiàn)了 miss,優(yōu)先把第一組的數(shù)據(jù)寫(xiě)入內(nèi)存。 當(dāng)四組 valid都為 1但是 dirty位不全為 1時(shí)從內(nèi)存中取出來(lái)的數(shù)據(jù)后根據(jù) 4組 dcache優(yōu)先級(jí) 1,2,3,4 的先后順序放入。 訪存模塊在以下幾種情況下會(huì)對(duì) Dcache 進(jìn)行操作 1) 當(dāng) miss 的時(shí)候需要把數(shù)據(jù)從內(nèi)存中取出來(lái),取出來(lái)的數(shù)據(jù)放入 adapter 中等待寫(xiě)回到 dcache 中。 2) 在 Tagcmp 模塊 SOTRE 類(lèi)指令 hit的時(shí)候需要把數(shù)據(jù)寫(xiě)到 dcache 中。 3) 訪存類(lèi)指令通過(guò) LSQ 隊(duì)列等待從 dcache 中讀取數(shù)據(jù)。 4) 在 LSQ 隊(duì)列中沒(méi)有任何指令的情況下,需要把標(biāo)記有 dirty 的 dcache 行數(shù)基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 19 據(jù)寫(xiě)入內(nèi)存中。 本次開(kāi)發(fā)使用的是單端口 SRAM,每個(gè)時(shí)鐘周期一次只能讀或?qū)懸淮?,如果有上述多個(gè)請(qǐng)求同時(shí)到來(lái),需要排隊(duì)完成,優(yōu)先級(jí)是 1,2,3,4 在同個(gè)時(shí)鐘周期下優(yōu)先考慮第一種情況依次類(lèi)推。 訪存和內(nèi)存交互 訪存模塊和 DDR controller 是通過(guò) Adapter 模塊進(jìn)行交互的,可以分為 1) 單純的把 dirty 對(duì)應(yīng)行數(shù)據(jù)寫(xiě)入內(nèi)存中。 2) 在 miss 的情況下把數(shù)據(jù)從內(nèi)存相應(yīng)地址中讀出來(lái)。 3) 在四路數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)行 dirty 都為 1,又 miss 的情況下,先把“ dirty”的數(shù)據(jù)存入相應(yīng)內(nèi)存地址中然后取出“ miss”所對(duì)應(yīng)的內(nèi)存地址中的數(shù)據(jù)。 下面是 Adapter 和內(nèi)存交互的 bus 總線。 Adapter_out_bus data = Adapter_out_bus[127:0] loadaddress = Adapter_out_bus[159:128] storeaddress = Adapter_out_bus[191:160] valid = Adapter_out_bus[192] ada_loadorstore = Adapter_out_bus[193] ada_out_ready = Adapter_out_bus[194] storeonly = Adapter_out_bus[195] valid 表示訪存對(duì)內(nèi)存有請(qǐng)求,本次設(shè)計(jì)采用的是馮諾依曼結(jié)構(gòu):指令和數(shù)據(jù)通過(guò)同樣的數(shù)據(jù)通路從內(nèi)存中取出來(lái)。在同一個(gè)時(shí)鐘周期 DDR controller 只處理 icache 或者dcache 中的一個(gè)請(qǐng)求,當(dāng) icache 的請(qǐng)求和 dcache 在同一個(gè)時(shí)鐘周期時(shí),優(yōu)先處理 icache的請(qǐng)求??偩€ Adapter_out_bus[193]為 1表示把數(shù)據(jù)寫(xiě)入 Adapter_out_bus[191:160]這個(gè)地址所對(duì)應(yīng)的內(nèi)存中,當(dāng)完成這個(gè)操作之后,把這一位置為 0,表示把Adapter_out_bus[159:128]地址的數(shù) 據(jù)所對(duì)應(yīng)的內(nèi)存數(shù)據(jù)從內(nèi)存中寫(xiě)出來(lái)。Adapter_out_bus[194]當(dāng)信號(hào)為 1 的時(shí)候表示和內(nèi)存交互本次操作已完成??梢缘却龑?xiě)回了。 Adapter_out_bus[195]當(dāng)信號(hào)為 1的時(shí)候表示只把數(shù)據(jù)存入 Adapter_out_bus[191:160]地址所對(duì)應(yīng)的內(nèi)存中。當(dāng) storeonly 出現(xiàn)為 1的時(shí)候 loadorstore 這個(gè)信號(hào)被屏蔽。 西安理工大學(xué)碩士學(xué)位論文 20 ACP ISSUEIQ四項(xiàng)指令隊(duì)列64 個(gè)通用寄存器資源相關(guān)判斷 數(shù)據(jù)相關(guān)判斷及發(fā)射發(fā)射PCacp _ en _ wire 訪存的設(shè)計(jì)主要是對(duì) SRAM IP 核的控制和內(nèi)存交互控制,通過(guò) LSQ 蓄水池加速取指令的速度,現(xiàn)在處理器的速度很多情況下達(dá)不到軟件運(yùn)算的要求, 主要是因?yàn)榇鎯?chǔ)器的速度比較慢,因此在面積允許的情況下可以加入二級(jí)緩存減少和內(nèi)存的交互,加速了取數(shù)據(jù)的速度。 指令發(fā)射模塊 issue 主要包括 3個(gè)模塊,分別是 ACP模塊、 ISSUE 模塊及 WB模塊。圖 是發(fā)射模塊整體示意圖。 ACP模塊的主要功能是將譯碼后的指令存入 IQ隊(duì)列中,依次對(duì)進(jìn)入 IQ 隊(duì)列中的指令編號(hào)。在下個(gè)流水級(jí)對(duì)最前面四條指令是幾操作數(shù)進(jìn)行判斷,數(shù)據(jù)相關(guān)判斷,資源相關(guān)判斷,在所有相關(guān)判斷成立的條件下,判斷發(fā)射條件是否成立,成立則把成立的指令發(fā)射到相關(guān)的功能部件中,如 果不成立則等待條件成立后發(fā)射指令, WB 模塊就是判斷寫(xiě)回條件是否成立,若條件成立就將數(shù)據(jù)寫(xiě)回,當(dāng)遇見(jiàn)跳轉(zhuǎn)類(lèi)指令時(shí),需要刷流水線, WB 模塊產(chǎn)生 BRUSH 信號(hào),刷掉整個(gè)處理器的流水線。 圖 指令發(fā)射模塊結(jié)構(gòu)示意圖 issue struction IQ(指令隊(duì)列)維護(hù) IQ 指令隊(duì)列是一個(gè) 16 項(xiàng)的隊(duì)列,起著蓄水池的作用,當(dāng)執(zhí)行部件流水線被堵住的時(shí)候前面取址,譯碼模塊可以繼續(xù)工作能把后面的指令放入 IQ 隊(duì)列中,當(dāng)取址,譯碼模塊被堵住的 時(shí)候,后面部件可以取出 IQ 隊(duì)列中的后面的指令繼續(xù)工作。指令存入 IQ 后判斷這 4條指令分別有幾個(gè)源操作數(shù),以及每個(gè)操作數(shù)的數(shù)據(jù)相關(guān)性,并判斷出 FU 資源相關(guān)性,并將這些得到的數(shù)據(jù)信號(hào)進(jìn)行中間寄存。 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 21 A B C.....IQ IQ IQ.........HEADTOPTAILENDTAILENDHEADTOPHEADTOP = TAILEND(1)相關(guān)性判斷策略 : 相關(guān)分為 3 種形式,分別為 WAW(同時(shí)對(duì)同一空間寫(xiě) )、 RAW(對(duì)一存儲(chǔ)空間先寫(xiě)再讀 )、WAR( IQ中不存在,從上往下,且都是先讀后寫(xiě)) 解決: WAW:在寫(xiě)回邏輯里判斷,當(dāng)一拍中有兩條相同 dest 的指令要寫(xiě)回,只寫(xiě)回 id在前的。 RAW:在發(fā)射邏輯里判斷,比較要發(fā)射指令的 src 和 dest。 WAR:不會(huì)發(fā)生,指令操作隊(duì)列中的指令是順序發(fā)射,前一條指令在沒(méi)有讀寄存器時(shí),后一條指令是不會(huì)寫(xiě)回的。 因此,需要在邏輯中判斷 WAW 和 RAW。 WAW 其實(shí)屬于資源相關(guān),包括多條指令寫(xiě)回同一通用寄存器,和多條指令發(fā)往同一個(gè) FU 這兩種情況,而 RAW 屬于數(shù)據(jù)相關(guān),就是后條指令源操作數(shù)地址用到前條未寫(xiě)回指令目的操作數(shù)地址的值。 以譯碼后第 1條指令 3操作數(shù)情況來(lái)說(shuō)明數(shù)據(jù)相關(guān)判斷。 (2)指令隊(duì)列 IQ 相關(guān)策略: Headtop 是指向指令隊(duì)列 IQ中將要發(fā)射的指令起始位置, tailend 是指向指令隊(duì)列 IQ 中將要放入譯碼序列 的起始位置。 acp_ins_en_wire 代表指令隊(duì)列 IQ 是否已滿的標(biāo)識(shí)信號(hào),當(dāng) IQ 空間有效指令大于 12個(gè)也就是 IQ 能存放的指令小于 4時(shí),為滿狀態(tài),取址模塊停止工作,不繼續(xù)把后面的指令取出。 acp_ins_en_wire 為 1 時(shí)表示 IQ 非滿,為 0時(shí)表示已滿。它的產(chǎn)生其實(shí)就是借助headtop 與 tailend 兩個(gè)指針的位置關(guān)系。共有 3 種情況 :tailend 時(shí);tailend 時(shí); ==tailend 時(shí);以圖例來(lái)說(shuō)明該信號(hào)的產(chǎn)生過(guò)程 : 圖 HEADTOP和 TAILEND幾種位子關(guān)系 Fig The position about the HEADTOP and TAILEND headtop 表示指向的當(dāng)前待發(fā)射的第一條指令, tailend 表示指向 IQ 隊(duì)列中的最后一西安理工大學(xué)碩士學(xué)位論文 22 資源相關(guān)判斷 數(shù)據(jù)相關(guān)判斷12341 2 3 41 2 3 412341 2 3 41234FU 判斷綜合判斷最終結(jié)果條有效指令。 圖 是當(dāng) headtoptailend 時(shí), 16tailend+headtop=4就可滿足 IQ 中至少有 4個(gè)空位;圖 是 headtoptailend 時(shí), headtoptailend=4 可滿足 IQ 中至少有 4個(gè)空位;圖 是當(dāng) headtop==tailend 時(shí),并且該位置指令的 valid 為 0,就說(shuō)明 IQ 為空。以上 3 種情況,都可以滿足取指譯碼模塊的流水工作,不至于淺級(jí)流水級(jí)停滯。 Tailend 的更新是在 IQ非滿的條件下,在原有 tailend 指針上加上 decode 計(jì)算出有效指令個(gè)數(shù),沒(méi)有有效譯碼指令, tailend 就會(huì)保持。 FU 資源相關(guān)問(wèn)題就是保證在同拍深級(jí)流水不堵相鄰淺級(jí)流水的前提下,從四項(xiàng)待發(fā)指令隊(duì)列中發(fā)向 FU 中的指令,不是發(fā)往同一個(gè) FU單元。 指令發(fā)射 策略 (1)headtop 指針更新策略 Headtop 指針更新是每?jī)膳母乱淮危谄涓碌漠?dāng)拍,就是將在原有的 headtop 上加上相應(yīng)的指令發(fā)出數(shù)量。判斷邏輯如下圖所示 圖 發(fā)射判斷過(guò)程示意 Fig issue judge process 由圖 所示,把 HEADTOP 指向的前 4 條指令進(jìn)行資源相關(guān),數(shù)據(jù)相關(guān)判斷,判斷的結(jié)果構(gòu)成一個(gè) 4 項(xiàng)的矩陣,然后兩個(gè)矩陣中的每一橫行分別相或,得出的結(jié)果相與和 FU 空滿判斷進(jìn)行綜合判斷,判斷過(guò)程是一個(gè)梯形第一條指令最先判斷完 成,后面依次類(lèi)推得出inv_ins0,inv_ins1,inv
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