【導(dǎo)讀】視頻編解碼技術(shù)在日新月異的飛速發(fā)展，為了迎合高速發(fā)展的多媒體和集成電路技術(shù)，現(xiàn)在的VLSI開發(fā)需要大大縮短其開發(fā)周期以提高競爭地位。一般來說，隨著某個高級視頻。解碼標(biāo)準(zhǔn)的提出，總會在第一時間有相應(yīng)的硬件解碼器結(jié)構(gòu)。FPGA原型驗(yàn)證開發(fā)系統(tǒng)由于。系統(tǒng)開發(fā)中有著極大的應(yīng)用空間。隨著高性能視頻編解碼器的開發(fā)需求越來越高，對基于。其設(shè)計(jì)目標(biāo)為high4:4:4@4AVS等高端的視頻編解碼器的開。發(fā)，支持1920×1080的分辨率。平臺具有如下的特征使其具有針對高性能視頻編。大規(guī)模高速可編程邏輯資源用于開發(fā)高復(fù)雜度的視頻編解碼器。大容量高速外存儲器資源用于存儲高分辨率的圖像數(shù)據(jù)。高速數(shù)據(jù)傳輸通道用于傳輸高帶寬的碼流數(shù)據(jù)。多種測試手段和工具以測試開發(fā)使用。充分考慮兼容性，以應(yīng)對不同目標(biāo)要求的視頻開發(fā)需求。由于上述的特性，平臺有著相當(dāng)廣泛的應(yīng)用領(lǐng)域。和不足，并充分整合到新設(shè)計(jì)中；

　　

【正文】 其品種多、批量少，要求設(shè)計(jì)和生長周期短，它作為集成電路技術(shù)與特定 用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比，具有體積小、重量輕、功能強(qiáng)、保密性強(qiáng)、成本低等優(yōu)點(diǎn)。目前 ASIC設(shè)計(jì)主要有 CPLD(復(fù)雜可編程邏器件 )和 FPGA (現(xiàn)場可編程邏輯陣列 )兩種方式。它們都具有用戶現(xiàn)場可編程特性、都支持邊界掃描技術(shù)，而在集成度、速度以及編程方式上具有各自的特點(diǎn)。一般來說， CPLD 分解組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至 2030 多個組合邏輯輸入。而 FPGA 的一個 LUT 只能處理 4 輸入的組合邏輯，因此， PLD 適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。但 FPGA 的制造工藝決 定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，而且如果用芯片價格除以邏輯單元數(shù)量， FPGA 的平均邏輯單元成本大大低于 PLD。所以如果設(shè)計(jì)中使用到大量觸發(fā)器，那么使用 FPGA 就是一個很好選擇。 高層次設(shè)計(jì)階段是與具體生產(chǎn)技術(shù)無關(guān)的，即與工藝無關(guān) (Technology Independent)。一段 HDL 代碼可以通過邏輯綜合工具綜合為一個 FPGA 電路，也可綜合成某一生產(chǎn)工藝所支持的專用集成電路，即 ASIC 電路。 HDL 原代碼對于 FPGA 和 ASIC 是完全一樣的，僅需更換不同的庫，重新進(jìn)行綜合即可。此外 ，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時，也可利用原來所書寫的 HDL 代碼。 ASIC設(shè)計(jì)流程 視頻編解碼器 ASIC 的設(shè)計(jì)流程 [20]． 如 圖 11 所示，與絕大部分的 ASIC 設(shè)計(jì)流程基本一致，可分為以下幾個步驟 [21]． ： 行為級描述 行為級優(yōu)化 R TL 級轉(zhuǎn)化 邏輯綜合 邏輯優(yōu)化 門級仿真 測試生成 制版流片 后仿真 參數(shù)提取 布局布線 與具體的實(shí)現(xiàn)工藝無關(guān) 通常稱為前段設(shè)計(jì) 圖 11 視頻編解碼器 ASIC 的設(shè)計(jì)流程 浙江大學(xué)碩士學(xué)位論文 10 行為級描述 —— 在完成系統(tǒng)性能分析與功能劃分的基礎(chǔ)上，對于各個電路功能模塊，用HDL 語言（ Verilog HDL/VHDL）來進(jìn)行行為級（ Behavior Level）描述。 行為級優(yōu)化與 RTL 級轉(zhuǎn)化 —— 進(jìn)行行為級算法優(yōu)化與功能仿真，同時完成向寄存器傳輸級（ RTL： Register Transport Level）描述的轉(zhuǎn)化。現(xiàn)有的 EDA 工具只能接受 RTL 級描述的 HDL 文 件進(jìn)行自動邏輯綜合，因此必須進(jìn)行 RTL 級轉(zhuǎn)化。 SYNOPSYS 提供的 Behavior Compiler 就是專門完成行為級優(yōu)化與 RTL 級轉(zhuǎn)化的工具。 邏輯綜合與邏輯優(yōu)化 （ Logic Synthesis amp。 Logic Optimization） —— 選定工藝庫，確定約束條件，將 RTL 級的 HDL 代碼映射到具體的工藝加以實(shí)現(xiàn)。在進(jìn)行邏輯綜合與優(yōu)化之前必須得到包含相應(yīng)工藝參數(shù)的邏輯綜合庫的支持。在設(shè)計(jì)一個系統(tǒng)時，總有對應(yīng)的設(shè)計(jì)指標(biāo)，典型的如時鐘頻率、芯片面積、端口驅(qū)動能力等，自動綜合工具將這些設(shè)計(jì)指標(biāo)作為綜合過程的約 束條件，在給定的包含工藝參數(shù)的綜合庫中選取最佳單元，實(shí)現(xiàn)綜合過程。 門級仿真 —— 在 EDA 設(shè)計(jì)的每一個階段都需要模擬仿真，以便盡早發(fā)現(xiàn)并改正錯誤，保證設(shè)計(jì)過程的正確性。與行為級仿真和 RTL 級仿真不同的是，完成邏輯綜合后的門級仿真包含了門單元的延時信息，因而門級仿真需要相應(yīng)工藝的仿真庫的支持。 測試生成 —— 測試分為功能測試（ Function Test）與制造測試（ Manufacture Test）兩部分。功能測試就是為了檢驗(yàn)線路的邏輯，時序等是否正確。 EDA 設(shè)計(jì)過程的每一步模擬仿真都是圍繞電路的功能進(jìn)行的，因而 都屬于功能測試的范疇。制造測試則是針對半導(dǎo)體工藝而設(shè)計(jì)的，目的是實(shí)現(xiàn)高的故障覆蓋率。對于較復(fù)雜的時序電路而言，高故障覆蓋率的測試向量必須借助于測試綜合才能完成。在 ASIC 設(shè)計(jì)過程中必須兼顧功能測試與制造測試。 布局布線 —— 這一步借助于版圖綜合的自動布局布線工具，在相應(yīng)的工藝版圖庫支持下完成，布局布線通常稱之為后端設(shè)計(jì)。 參數(shù)提取 —— 在前面完成邏輯綜合所產(chǎn)生的門級網(wǎng)表文件中，已經(jīng)包含了門級單元本身的工藝參數(shù)，完成版圖綜合后，由于布局布線都已確定，可以從版圖進(jìn)一步提取出連線電阻，連線電容等分布參數(shù)。 后仿真 —— 將上一步中提取的分布參數(shù)再反標(biāo)到原來的門級網(wǎng)表中，進(jìn)行包含門延，連線時延的門級仿真。這一步主要是進(jìn)行時序模擬，考察在增加連線時延后，設(shè)計(jì)的時序是否仍然滿足設(shè)計(jì)要求。如果不能滿足，通常需要回到第三步重新確定約束條件，進(jìn)行優(yōu)化。有時候也可能要回到第二步，從算法實(shí)現(xiàn)上加以調(diào)整。 制版流片 —— 在利用 EDA工具完成設(shè)計(jì)后，交付半導(dǎo)體廠商進(jìn)行投片生產(chǎn)。 FPGA與 ASIC設(shè)計(jì) FPGA 是一種包含很多相同的邏輯單元的集成電路，內(nèi)部有許多觸發(fā)器和分布的布線資源。邏輯單元通過連線陣列和可編程開關(guān)實(shí)現(xiàn)互聯(lián)。用戶在 設(shè)計(jì)時規(guī)定邏輯單元實(shí)現(xiàn)的邏輯函數(shù)，并且選擇性的接通互聯(lián)陣列的連線，從而實(shí)現(xiàn)自己的設(shè)計(jì)。不同的 FPGA 產(chǎn)品的邏輯單元結(jié)構(gòu)有非常大的不同。 FPGA 設(shè)計(jì)軟件的功能非常強(qiáng)大，能自動的對用戶輸入的電路圖，或硬件描述語言程序進(jìn)行翻譯，然后進(jìn)行布局布線，利用設(shè)計(jì)庫中大量的復(fù)雜宏函數(shù)幫助用戶優(yōu)化設(shè)計(jì)。 近年來，各個廠家普遍采用 、 甚至 m 的 CMOS 工藝，繼續(xù)向高密度、大容量發(fā)展。 FPGA 的規(guī)模發(fā)展到 1000 萬門以上的水平。 I/O 接口采用模擬電路達(dá)到 1～10Gbps 甚至更高的接口數(shù)據(jù)傳輸速率，片內(nèi)時鐘 可以達(dá)到 400MHZ 以上。 FPGA 的低端產(chǎn)品在工藝和結(jié)構(gòu)上創(chuàng)新，性能的提高和價格的降低都是令人驚嘆的。 Xilinx 目前是世界上最大的 FPGA 供應(yīng)商之一。 Xilinx 的 VirtexIV 是其標(biāo)志性的高端產(chǎn)品系列，它使用了 90nm 的制造工藝，使得在創(chuàng)造了高性能與高密度的同時，功耗卻減半， 全片高達(dá) 500 MHz 的運(yùn)行浙江大學(xué)碩士學(xué)位論文 11 頻率， I/O 接口方面也由于使用了新技術(shù)，可以支持 500MHZ 以上的數(shù)據(jù)傳輸速率。 FPGA廠商一般為用戶提供非常豐富的軟件支持，如 Xilinx 公司的 ISE 系列就是其 FPGA產(chǎn)品的 EDA 軟件包 ，提供設(shè)計(jì)輸入、綜合、實(shí)現(xiàn)和驗(yàn)證以及板級集成。除電路圖外還支持狀態(tài)機(jī)產(chǎn)生、 IP 核和 DSP 設(shè)計(jì)，包括定時分析器，約束編輯器等等非常強(qiáng)大的功能來輔助用戶設(shè)計(jì)。 隨著半導(dǎo)體工藝技術(shù)的發(fā)展，由 m 到 m ASIC 的系統(tǒng)速度 也從 120MHz 提升到 300MHz，但 ASIC 的設(shè)計(jì)成本和技術(shù)風(fēng)險愈來愈高，并且從設(shè)計(jì)方案到 ASIC 產(chǎn)品商業(yè)應(yīng)用的周期也 更 長。為適應(yīng)市場的快節(jié)奏，減少前期的設(shè)計(jì)成本、回避設(shè)計(jì)風(fēng)險， FPGA 是一個最好的選擇。它將原來 ASIC 設(shè)計(jì)修改周期從至少兩個月，減少到幾分鐘到幾小時之間，尤其適 合產(chǎn)品的前期開發(fā)和中小批量產(chǎn)品的應(yīng)用；并且 FPGA 設(shè)計(jì)成功后，可非常方便地向ASIC 轉(zhuǎn)化。在 ASIC 設(shè)計(jì)中 ， FPGA 可起到原型設(shè)計(jì)及驗(yàn)證的作用，在做原型設(shè)計(jì)及驗(yàn)證作用的 FPGA 的模型與設(shè)計(jì)的 ASIC 芯片的功能模型 應(yīng)當(dāng) 是相同的 [22]． 。 FPGA在系統(tǒng)驗(yàn)證時帶來的益處有 [23]． ： ? 對邏輯功能進(jìn)行全面驗(yàn)證 ? 對部分電路進(jìn)行時序驗(yàn)證， 發(fā)現(xiàn)潛在的 問題 ? 可以進(jìn)行邏輯綜合過程驗(yàn)證 ? 加快設(shè)計(jì)流程，減少重新制版幾率，降低成本 ? 加快系統(tǒng)廠商的系統(tǒng)產(chǎn)品開發(fā) ? 方便系統(tǒng)廠商對邏輯功能全面確認(rèn) 視頻編解碼器體系結(jié)構(gòu) 視頻編解碼芯片有兩種最基本的 體系結(jié)構(gòu)： 可編程結(jié)構(gòu)和專用結(jié)構(gòu)。在綜合了二者的特點(diǎn)基礎(chǔ)之上，還有一種混合結(jié)構(gòu)。以下對它們分別進(jìn)行介紹。 1） 可編程結(jié)構(gòu) [17]． 可編程結(jié)構(gòu)是一個通用平臺，提供靈活的各種算法實(shí)現(xiàn)可能性，其實(shí)質(zhì)是設(shè)計(jì)一個執(zhí)行指令的硬件核（如 RISC 核） [19]． ，通過在其上運(yùn)行程序?qū)崿F(xiàn)解碼功能。 它靈活，適用范圍廣，能對不同的算法提供支持，易于升級，但是它為了提供多功能解碼支持，必須增加硬件電路的復(fù)雜性，從而導(dǎo)致電路功耗的增加。對于圖像格式比較大的碼流，為了保證解碼任務(wù)的適時性，必須提高軟件的并行度，這給編制程序帶來了很大困難。 隨著計(jì)算機(jī)硬件的發(fā)展，當(dāng)前的計(jì)算機(jī)運(yùn)算處理功能非常強(qiáng)大，但是考慮到視頻圖像處理運(yùn)算的特殊性，一些算法在通用的處理器上并不能得到有效的實(shí)現(xiàn)。在可編程結(jié)構(gòu)中，需要增 強(qiáng)處理器的某些功能來適應(yīng)面向視頻圖像處理的特殊算法。 ? 子字并行性：有的圖像算法對數(shù)據(jù)處理精度要求不高，因此可以在 ALU 中并行處理多組數(shù)據(jù)。 ? 超長指令字：在一條指令中實(shí)現(xiàn)多個操作，由譯碼器實(shí)現(xiàn)指令的調(diào)度、執(zhí)行。 ? 協(xié)處理器：對于特殊的功能，用硬件實(shí)現(xiàn)，在通過軟件對其輸入、輸出進(jìn)行控制，比如對變長碼的處理，一般的可編程多媒體視頻處理器均有獨(dú)立于 CPU的 VLD 處理模塊。 ? 存儲結(jié)構(gòu)設(shè)計(jì)：由于視頻圖像處理的數(shù)據(jù)量非常大，存儲結(jié)構(gòu)對系統(tǒng)的整體性能影響相當(dāng)大。 2）專用結(jié)構(gòu) [25]． 專用視頻解碼器結(jié)構(gòu)不具備可編程性，它是針對某個算法或某一類算法而設(shè)計(jì)和優(yōu)化的浙江大學(xué)碩士學(xué)位論文 12 硬件電路，每個處理單元可以最大程度的與算法特點(diǎn)相匹配，視頻解碼的各種任務(wù)映射到不同硬件處理單元上，針對特定的算法進(jìn)行系統(tǒng)結(jié)構(gòu)和子模塊優(yōu)化，可以最大程度地與算法特點(diǎn)相匹配。 專用視頻解碼器結(jié)構(gòu)與可編程結(jié)構(gòu)相比，其硬件消耗小，處理速度高，但它的可擴(kuò)展性差。采用專用芯片的視頻系統(tǒng)的優(yōu)點(diǎn)是速度快，一旦專用芯片設(shè)計(jì)成功，其生產(chǎn)成本相對較低，而且實(shí)現(xiàn)容易，控制簡單，適合大規(guī)模生產(chǎn)。缺點(diǎn)是不易修改， 而且專用芯片設(shè)計(jì)成本高，設(shè)計(jì)周期也較長。 雖然隨著計(jì)算機(jī)技術(shù)的發(fā)展，可編程結(jié)構(gòu)將會是視頻處理體系結(jié)構(gòu)的發(fā)展趨勢，但是專用的視頻處理結(jié)構(gòu)由于功能單一，可以最大程度的優(yōu)化結(jié)構(gòu)，提高集成度，滿足低功耗的要求。因此會在消費(fèi)電子類和移動圖像處理等對功能要求不高，但強(qiáng)調(diào)低功耗、低成本、高集成度的應(yīng)用中得到廣泛應(yīng)用。專用圖像處理器結(jié)構(gòu)的 SoC 也有廣泛的發(fā)展前景。 3）混合結(jié)構(gòu) [26]． 如前所述，隨著編碼效率的提高和許多新功能的加入 ，視頻編解碼標(biāo)準(zhǔn)的算法變得越來越復(fù)雜，對運(yùn)算的需求也越來越大。但在一些視頻編碼中，運(yùn)算會主要集中在少數(shù)幾個模塊中，比如在 MPEG4 中，最主要的運(yùn)算任務(wù)集中于運(yùn)動估計(jì)（ ME）和形狀編碼（ shapeencoding）部分，這兩者占去了整體運(yùn)算 90％的復(fù)雜度。而對于較低的檔次不考慮形編碼的情況，運(yùn)動估計(jì)對于運(yùn)算的集中需求更是顯著。其運(yùn)算明顯屬于規(guī)則的底層任務(wù)，而且需要從幀存中讀取大量的數(shù)據(jù)，對于這種情況，專用結(jié)構(gòu)和片內(nèi)緩沖區(qū)是非常重要的，這樣可以減少數(shù)據(jù)傳輸和提高運(yùn)算效率。而其他一些任務(wù)，比如 DCT/IDCT, Q/IQ, 和運(yùn)動補(bǔ)償，因?yàn)橐灿性S多規(guī)則運(yùn)算，因此也可以使用專用結(jié)構(gòu)，而可編程結(jié)構(gòu)更適合系統(tǒng)中需求較少但是高層次的任務(wù)，比如系統(tǒng)控制等等?；诘凸牡?DSP 平臺的軟件方案應(yīng)用于目前一些商用視頻編解碼芯片中，它們一般都有較高的延展性，可以滿足未來多媒體豐富的功能，但是由于資源受限，在達(dá)到實(shí)時編解碼的時候不得不使用快速算法，因此降低了質(zhì)量。一些視頻芯片使用了專用的硬件結(jié)構(gòu)來獲得低功耗和較小的成本，它的缺點(diǎn)是缺少對未來延展的潛力和開發(fā)成本較高，因此，也有一些編解碼芯片接收了兩者的優(yōu)點(diǎn)，產(chǎn)生了混合了軟硬件的結(jié)構(gòu) [18]． ，這種結(jié)構(gòu)在性能和延展性上取得了某種平衡。 混合結(jié)構(gòu)將視頻處理任務(wù)作軟硬件實(shí)現(xiàn)上的劃分。于是，它內(nèi)部既有可編程核，用于處理復(fù)雜的高級任務(wù)，同時又有專用處理模塊，處理中、低級任務(wù)。這種結(jié)構(gòu)既有可編程的靈活性，又兼有了專用結(jié)構(gòu)的功耗小、處理速度高等特性。 圖 12 是一個混合結(jié)構(gòu)的 MPEG4編碼器的例子： R IS C C ach e D M A M EM IF M otion Est imat or M otion C omp en sat or S h ar e M em ory T ext u r e Block En gine Bit st r eam G en erat or P r ogram D ata Bit st r eam S h ar e R IS C BU S S H A R E BU S D A T A BU S 圖 12 混合結(jié)構(gòu) MPEG4 編碼器結(jié)構(gòu) 在這個結(jié)構(gòu)中， RISC 負(fù)責(zé)系統(tǒng)的宏塊級的流水安排，編碼模式?jīng)Q定，運(yùn)動矢量編碼等等高層任務(wù)。其他硬件模塊并行處理專用結(jié)構(gòu)算法從而提高了編解碼效率。所有的硬件模塊浙江大學(xué)碩士學(xué)位論文 13 都被集成在一塊芯片中，系統(tǒng)編程需要的固件（ Firmware）存儲在片外的 PROM 等器件中等待調(diào)用。 混合結(jié)構(gòu)的系統(tǒng)的靈活性取決于系統(tǒng)任務(wù)軟、硬件劃分的情況。如果劃分到軟件實(shí)現(xiàn)的任務(wù)較多，且硬件實(shí)現(xiàn)的任務(wù)比較單一，那么系統(tǒng)的靈活性較 好。 本研究的意義及論文主要內(nèi)容 如前所述，如果要開發(fā)高性能的視頻編解碼器芯片，需要一整套的系統(tǒng)來支持這項(xiàng)龐大的工作。首先應(yīng)該有一個優(yōu)秀的開發(fā)驗(yàn)證平臺，這個平臺應(yīng)該具有如