【正文】 u r e Block En gine Bit st r eam G en erat or P r ogram D ata Bit st r eam S h ar e R IS C BU S S H A R E BU S D A T A BU S 圖 12 混合結(jié)構(gòu) MPEG4 編碼器結(jié)構(gòu) 在這個(gè)結(jié)構(gòu)中， RISC 負(fù)責(zé)系統(tǒng)的宏塊級(jí)的流水安排，編碼模式?jīng)Q定，運(yùn)動(dòng)矢量編碼等等高層任務(wù)。而對(duì)于較低的檔次不考慮形編碼的情況，運(yùn)動(dòng)估計(jì)對(duì)于運(yùn)算的集中需求更是顯著。 專用視頻解碼器結(jié)構(gòu)與可編程結(jié)構(gòu)相比，其硬件消耗小，處理速度高，但它的可擴(kuò)展性差。對(duì)于圖像格式比較大的碼流，為了保證解碼任務(wù)的適時(shí)性，必須提高軟件的并行度，這給編制程序帶來了很大困難。為適應(yīng)市場(chǎng)的快節(jié)奏，減少前期的設(shè)計(jì)成本、回避設(shè)計(jì)風(fēng)險(xiǎn)， FPGA 是一個(gè)最好的選擇。 FPGA 的規(guī)模發(fā)展到 1000 萬門以上的水平。有時(shí)候也可能要回到第二步，從算法實(shí)現(xiàn)上加以調(diào)整。制造測(cè)試則是針對(duì)半導(dǎo)體工藝而設(shè)計(jì)的，目的是實(shí)現(xiàn)高的故障覆蓋率。 Logic Optimization） —— 選定工藝庫(kù)，確定約束條件，將 RTL 級(jí)的 HDL 代碼映射到具體的工藝加以實(shí)現(xiàn)。一段 HDL 代碼可以通過邏輯綜合工具綜合為一個(gè) FPGA 電路，也可綜合成某一生產(chǎn)工藝所支持的專用集成電路，即 ASIC 電路。 ASIC 的特點(diǎn)是面向特定用戶的需要，其品種多、批量少，要求設(shè)計(jì)和生長(zhǎng)周期短，它作為集成電路技術(shù)與特定 用戶的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比，具有體積小、重量輕、功能強(qiáng)、保密性強(qiáng)、成本低等優(yōu)點(diǎn)。一般來說，設(shè)計(jì)視頻編碼芯片有三個(gè)推動(dòng)因素：首先是視頻編碼算法得到了重大的發(fā)展，在取得高壓縮比的同時(shí)又能保持良好的圖像質(zhì)量。因此在高分辨率應(yīng)用中，其壓縮 效率明顯比現(xiàn)在在數(shù)字電視、光存儲(chǔ)媒體中廣泛應(yīng)用的MPEG2 提高一個(gè)層次。最終，在 20xx年，兩個(gè)內(nèi)容完全相同的標(biāo)準(zhǔn)產(chǎn)生了，一個(gè)是 MPEG4 第 10 部分，一個(gè)是 ITUT 標(biāo)準(zhǔn)（ 在 ITUT 的文件編號(hào)就是 ） [12]． [15]． 。在任何一種比特率的情況下， 的性能都優(yōu)于 。目前， MPEG2已得到廣泛的應(yīng)用，如美國(guó)、歐洲、日本在 DVD 和數(shù)字電視廣播方面都采用了 MPEG2 壓縮技術(shù)。隨后的各種視頻標(biāo)準(zhǔn)都采用或擴(kuò)展了 CIF 格式。 關(guān)鍵詞：視頻編解碼器、開發(fā)驗(yàn)證平臺(tái)、高性能 浙江大學(xué)碩士學(xué)位論文 ABSTRACT Video coding technique is developing fastly in recent years. A short design period of VLSI is required for petition reasons. The FPGA based development and verification systems are very useful for many applications considering of its lowprice and fast verification. With the development of new video coding standard, the plexity and circuit density of the video codecs are much higher than before. There is clear requirement for highperformance FPGAbased video development and verification system. This thesis introduces an FPGA based high performance video development and verification platform. This platform is designed based on the original MPEG4 video codec ASIC development system. The high performance video development and verification platform aimed at high 4:4:4 Profile Level 4 or AVS Jizhun Profile Level etc. video codec design and verification. It supports the resolution of 1920 1080(4:4:4). The key features for this platform are listed as follow, ? Largescale and highspeed programmable logic, ? Largescale and highspeed onboard memory ? Highspeed data transaction port, ? Different type video in/out ports, ? Largenumber of test ports and tools, ? Interface driving modules, and ? Compatibility to early version. This thesis also introduces the development process of AVS D1 decoder and the AVS motion vector prediction module (AGU) based on this high performance video development and verification platform. The way of software and afterimplementation verification processes of the AGU is also introduced. Finally, parisons of synthesis with the same constrain are given among the MPEG4 codec development system, high performance video development and verification platform and SMIC m cell library. Keywords： Video codec, Development and verification platform, High performance 浙江大學(xué)碩士學(xué)位論文 目 錄 摘 要 ............................................................................................................................. 1 ABSTRACT ..................................................................................................................... 2 目 錄 ............................................................................................................................. 3 圖表目錄 .......................................................................................................................... 5 第 1 章 緒 論 ................................................................................................................. 7 視頻編碼標(biāo)準(zhǔn)的發(fā)展 ............................................................................................ 7 視頻編解碼芯片開發(fā) ............................................................................................ 8 視頻編解碼芯片開發(fā)方 法 ........................................................................... 9 ASIC 設(shè)計(jì)流程 ........................................................................................... 9 FPGA與 ASIC 設(shè)計(jì) .................................................................................... 10 視頻編解碼器體系結(jié)構(gòu) ..............................................................................11 本研究的意義及論文主要內(nèi)容 ........................................................................... 13 第 2 章 MPEG4 編解碼芯片開發(fā)系統(tǒng) ............................................................................ 14 MPEG4 編解碼芯片開發(fā)系統(tǒng)簡(jiǎn)介 ..................................................................... 14 性能指標(biāo) ................................................................................................. 14 框架結(jié)構(gòu) ................................................................................................. 14 重要硬件模塊設(shè)計(jì) ................................................................................... 16 MPEG4 專用結(jié)構(gòu)視頻解碼芯片開發(fā) .................................................................. 18 MPEG4 專用結(jié)構(gòu)解碼芯片系統(tǒng)結(jié)構(gòu) ........................................................ 18 系統(tǒng)子模塊設(shè)計(jì) ...................................................................................... 19 MPEG4 專用結(jié)構(gòu)視頻解碼芯片 ............................................................... 20 MPEG4 專用解碼芯片驗(yàn)證系統(tǒng) ......................................................................... 21 MPEG4 編解碼芯片開發(fā)系統(tǒng)的缺陷與 不足 ....................................................... 23 本章小節(jié) .......................................................................................................... 24 第 3 章 高性能視頻開發(fā)驗(yàn)證平臺(tái)設(shè)計(jì) ............................................................................ 25 平臺(tái)簡(jiǎn)介 .......................................................................................................... 25 設(shè)計(jì)目標(biāo)與應(yīng)用范圍 ............................................................................... 25 框架結(jié)構(gòu) ....................................