【正文】 . 基于 VMM驗(yàn)證方法學(xué)的對(duì)微處理器的驗(yàn)證 現(xiàn)在隨著集成電路設(shè)計(jì)越來(lái)越復(fù)雜，微處理器的驗(yàn)證成為整個(gè)處理器的開(kāi)發(fā)過(guò)程中最重要的過(guò)程，往往驗(yàn)證過(guò)程占整個(gè)開(kāi)發(fā)設(shè)計(jì)的 70%80%。采用 工藝實(shí)現(xiàn)，其時(shí)鐘頻率達(dá) 500MHZ， 7~10 級(jí)動(dòng)態(tài)流水線設(shè)計(jì)。高效的流水線還依賴于內(nèi)存訪問(wèn)速度， 即緩存技術(shù)。本文介紹了通用的幾種 ASIC 延遲調(diào)試方法，具體介紹了在工作中出現(xiàn)的發(fā)射模塊延遲的調(diào)試過(guò)程。 3） 基于 VMM 驗(yàn)證方法學(xué)的對(duì)微處理器的驗(yàn)證 本文通過(guò)基于 system verilog 自動(dòng)對(duì)比平臺(tái)的搭建，基于 c語(yǔ)言的對(duì)比模型，完成自動(dòng)對(duì)比，加速驗(yàn)證的速度。 MIPS CPU 是一種RISC 體系結(jié)構(gòu)的 CPU，并且 MIPS 體系結(jié)構(gòu)設(shè)計(jì)時(shí)采用了獨(dú)立的指令緩存和數(shù)據(jù)緩存，這樣，CPU 便可以同時(shí)獲取指令和讀寫內(nèi)存變量。分離一級(jí) icache，指令 32KB+數(shù)據(jù) 32KB，無(wú) 2 級(jí) cache【 20】【 21】 。因此加速驗(yàn)證的過(guò)程變得十分必要，而通過(guò)不斷的測(cè)試，修改原處理器設(shè)計(jì)中不合理的地方。 RSIC 指令集包含了簡(jiǎn)單基本的指令集，通過(guò)這些指令，就可以組成復(fù)雜的指令。如果是三操作數(shù)指令，則 rd， rt， rs是原操作數(shù)寄存器， sa 是目的寄存器。因此采用流水級(jí)的設(shè)計(jì)大大增加了微處理器設(shè)計(jì)大大增加了微處理器的運(yùn)算效率。 西安理工大學(xué)碩士學(xué)位論文 8 64bit MIPS 架構(gòu)處理器模塊設(shè)計(jì) 處理器的結(jié)構(gòu)是影響整個(gè)處理器的工作效率的關(guān)鍵部分，只有合理的結(jié)構(gòu)才能使處理器的效率達(dá)到最高。并且還要判斷各條指令所對(duì)應(yīng) 的 FU 單元中的流水線是否能接受新的指令。 不管是 LOAD 類指令還是 STORE 類指令都是通過(guò) SRAM 存取數(shù)據(jù)的，所以所有的指令都是復(fù)用同一套電路。 所有進(jìn)入訪存模塊的指令（指令 valid 為 1）通過(guò)發(fā)射模塊傳到了 Maddr 模塊后，進(jìn)行基地址加偏移量的加法操作，然后放入第二級(jí)流水線（ LSQ）排隊(duì)等待， LSQ 是訪存類指令的四項(xiàng)隊(duì)列。當(dāng) Head00發(fā)出一條指令到 dcache查找數(shù)據(jù)后，Head00在下一個(gè)時(shí)鐘上升沿加 1。當(dāng)進(jìn)行 STORE 類指令操作后在寫入數(shù)據(jù)的同時(shí)對(duì)對(duì)應(yīng)行的 dirty 位置 1，表明該行的數(shù)據(jù)需要寫回的內(nèi)存中。 3） 在四路數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)行 dirty 都為 1，又 miss 的情況下，先把“ dirty”的數(shù)據(jù)存入相應(yīng)內(nèi)存地址中然后取出“ miss”所對(duì)應(yīng)的內(nèi)存地址中的數(shù)據(jù)。 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 21 A B C.....IQ IQ IQ.........HEADTOPTAILENDTAILENDHEADTOPHEADTOP = TAILEND(1)相關(guān)性判斷策略 : 相關(guān)分為 3 種形式，分別為 WAW(同時(shí)對(duì)同一空間寫 )、 RAW(對(duì)一存儲(chǔ)空間先寫再讀 )、WAR（ IQ中不存在，從上往下，且都是先讀后寫） 解決： WAW：在寫回邏輯里判斷，當(dāng)一拍中有兩條相同 dest 的指令要寫回，只寫回 id在前的。判斷邏輯如下圖所示 圖 發(fā)射判斷過(guò)程示意 Fig issue judge process 由圖 所示，把 HEADTOP 指向的前 4 條指令進(jìn)行資源相關(guān)，數(shù)據(jù)相關(guān)判斷，判斷的結(jié)果構(gòu)成一個(gè) 4 項(xiàng)的矩陣，然后兩個(gè)矩陣中的每一橫行分別相或，得出的結(jié)果相與和 FU 空滿判斷進(jìn)行綜合判斷，判斷過(guò)程是一個(gè)梯形第一條指令最先判斷完 成，后面依次類推得出inv_ins0,inv_ins1,inv_in。 WAR：不會(huì)發(fā)生，指令操作隊(duì)列中的指令是順序發(fā)射，前一條指令在沒(méi)有讀寄存器時(shí)，后一條指令是不會(huì)寫回的。 Adapter_out_bus data = Adapter_out_bus[127:0] loadaddress = Adapter_out_bus[159:128] storeaddress = Adapter_out_bus[191:160] valid = Adapter_out_bus[192] ada_loadorstore = Adapter_out_bus[193] ada_out_ready = Adapter_out_bus[194] storeonly = Adapter_out_bus[195] valid 表示訪存對(duì)內(nèi)存有請(qǐng)求，本次設(shè)計(jì)采用的是馮諾依曼結(jié)構(gòu)：指令和數(shù)據(jù)通過(guò)同樣的數(shù)據(jù)通路從內(nèi)存中取出來(lái)。當(dāng) LSQ中沒(méi)有指令的時(shí)候，通過(guò)前導(dǎo)零檢測(cè) 4 組 dirty 數(shù)組，并行檢測(cè)每一組第一個(gè) dirty 位的行號(hào)。 SRAM 使用簡(jiǎn)介 圖 SRAM IP 核結(jié)構(gòu) SRAM IP input/output 圖 是本文中設(shè)計(jì)采用 smic 單端口 SRAM IP 核，這個(gè) SRAM IP 核是作為訪存部件中的 dcache 使用。指令在這個(gè)隊(duì)列中順序的對(duì) dcache 發(fā)出請(qǐng)求。 如圖 tag 塊，每個(gè) tag 塊分為 256行，每行 128bit。 7） .執(zhí)行部件分為 4 個(gè)，分別是分支預(yù)測(cè)執(zhí)行部件 ALU1，定點(diǎn)運(yùn)算執(zhí)行部件 ALU2，浮點(diǎn)運(yùn)算執(zhí)行部件 FALU 和訪存部件。作者在整個(gè)設(shè)計(jì)中負(fù)責(zé)微處理器的訪存部件的所有設(shè) 計(jì)，和部分發(fā)射模塊設(shè)計(jì)。因此，在流水線里，應(yīng)該盡量保證每個(gè)階段所占用時(shí)間大致相同。 實(shí)現(xiàn) 定點(diǎn)計(jì)算指令 add, sub, mult, and, or, sll, srl, slt, , ... 執(zhí)行定點(diǎn)加減乘除移位前導(dǎo)等運(yùn)算操作 實(shí)現(xiàn) 浮點(diǎn)運(yùn)算指令 cvt， movf， mul， div，madd， sub... 執(zhí)行 IEEE754 標(biāo)準(zhǔn)的加減乘除浮點(diǎn)運(yùn)算操作 實(shí)現(xiàn) 跳轉(zhuǎn)分支指令 j, jr, jal, beq, bne ... 執(zhí)行跳轉(zhuǎn)操作 實(shí)現(xiàn) 協(xié)處理器指令 bc1f、 bc1f bc1t、 bc1t1 執(zhí)行協(xié)處理器CP0， CP1 指令操作 沒(méi)實(shí)現(xiàn) 斷點(diǎn)及陷阱指令 teq、 teqi、 tge、 tgei、tgeiu、 tgeu、 tlt、 tlti、執(zhí)行系統(tǒng)操作的指令 沒(méi)實(shí)現(xiàn) 西安理工大學(xué)碩士學(xué)位論文 6 tltiu、 tltu、 tne、 tnei。 2).RSIC 指令集指令數(shù)不多，軟件開(kāi)發(fā)相對(duì)簡(jiǎn)單 【 25】 。具體分析了在測(cè)試過(guò)程中遇見(jiàn)的幾個(gè)經(jīng)典的 BUG 以及修改方法 。 我國(guó)相繼出現(xiàn)龍芯、織女星（ VEGA）、方舟、 THUMP 等多個(gè)自主開(kāi)發(fā)的微處理器，而且目前已經(jīng)應(yīng)用到多個(gè)領(lǐng)域。 為了進(jìn)一步提高流水線的執(zhí)行效率，本次研究是基于 32 位 MIPS 架構(gòu)多取指、多譯碼、多發(fā)射、多執(zhí)行、多寫回策略的微處理器 【 13】 。保證整個(gè)微處理器的功能正確性。本文在簡(jiǎn)述整個(gè) RSIC 處理器的整體工作原理的基礎(chǔ)上詳細(xì)介紹了發(fā)射模塊和訪存部件的具體設(shè)計(jì)。 RISC 是上世紀(jì) 80 年代發(fā)展起來(lái)的處理器設(shè)計(jì)新技術(shù)，它的出現(xiàn)對(duì)整個(gè)計(jì)算機(jī)界產(chǎn)生了深遠(yuǎn)的影響。斯坦福大學(xué)開(kāi)發(fā)的流處理器 Imagine 原型芯片，運(yùn)行多媒體應(yīng)用時(shí)， ALU 資源利用率高達(dá) 84%~95%【 18】【 19】 。 2） .處理器延遲調(diào)試 處理器的運(yùn)算速度是衡量處理器好壞的最重要的標(biāo)準(zhǔn)，而運(yùn)算速度和處理器的頻率息息相關(guān)，因此，處理器的延遲調(diào)試對(duì)處理器的性能有很關(guān)鍵的作用。本論文采用的是 MIPS 架構(gòu)的 RSIC 處理器 【 23】 。圖 是跳轉(zhuǎn)類型 025 位表示的是跳轉(zhuǎn)地址。最后整個(gè)流水級(jí)都處于工作狀態(tài)。 數(shù)據(jù)沖突 后繼指令等待 數(shù)據(jù)沖突就是當(dāng)后條指令的源操作數(shù)要用到 前條指令的目的操作數(shù)時(shí)，后條指令就不能發(fā)射出去，由于后條指令的該源操作數(shù)要用到更新之后的數(shù)據(jù)，因此必須等待前條指令將結(jié)果放到結(jié)果總線上時(shí)，后條指令才可進(jìn)行發(fā)射。在指令緩存的同時(shí)會(huì)進(jìn)行指令的順序維護(hù)，指令隊(duì)列的頭尾維護(hù)，指令之間的資源相關(guān)判斷。本文中涉及到的訪存指令如表 所示： Laod 類指令 Load 類指令作用 STORE 類指令 STORE 類指令作用 LB 從內(nèi)存中讀出 8bit數(shù)據(jù) SB 把 8bit 的數(shù)據(jù)存入內(nèi)存中 LBU 從內(nèi)存中讀出無(wú)符號(hào)的 8bit 數(shù)據(jù) SD 把 8bit 的無(wú)符號(hào)數(shù)據(jù)存入內(nèi)存中 LD 從內(nèi)存中讀出 64bit的數(shù)據(jù) SDC1 把 64bit 的數(shù)據(jù) 存入內(nèi)存中 LDC1 從內(nèi)存中讀出 64bit的浮點(diǎn)數(shù)據(jù) SDL 把 64bit 的浮點(diǎn)數(shù)據(jù)存入內(nèi)存中 LDR 從內(nèi)存中讀出 64bit數(shù)據(jù)中的低 48 位 SW 把 32bit 的數(shù)據(jù)存入內(nèi)存中 LH 從內(nèi)存中讀出 32bit數(shù)據(jù)中的低 16 位 SWC1 把 32bit 的浮點(diǎn)數(shù)據(jù)存入內(nèi)存中 LHU 從內(nèi)存中讀出 32bit數(shù)據(jù)中的低 16 位，不進(jìn)行符號(hào)位擴(kuò)展 SDR 把 64bit 中的低 48 位數(shù)據(jù)存入內(nèi)存中 LWR 從內(nèi)存中讀出 32bit中的低 16 位數(shù)據(jù) SH 把 32bit 中的低 16 位數(shù)據(jù)存入內(nèi)存中 LWL 從內(nèi)存中讀出 32bit中的高 16 位數(shù)據(jù) SWR 把 32bit 中的低 16 位數(shù)據(jù)存入內(nèi)存中 LW 從內(nèi)存中讀出 32bit數(shù)據(jù) SWL 把 32bit 中的高 16 位數(shù)據(jù)存入內(nèi)存中 LWC1 從內(nèi)存中讀出 32bit的浮點(diǎn)數(shù)據(jù) LWU 從內(nèi)存中讀出 32bit的數(shù)據(jù)不進(jìn)行符號(hào) 基于 64bit 基于 MIPS架構(gòu)處理器模塊設(shè)計(jì) 11 表 LOAD/STORE 類指令 Tab LOAD/STORE instruction LOAD 類指令是把數(shù)據(jù)從內(nèi)存中讀入到處理器的通用寄存器中，根據(jù)指令不同分別取出16bit， 32bit， 48bit 和 64bit。 M a d d r L S Q D C A C H E T A G C M PA D A P T E RD D RI s s u ew r i t ed c a c h e r e fd r e a d o u td m i s sd r e f i l lT o a d a p t e rr e f i l lr e b u s 圖 訪存部件整體結(jié)構(gòu)框圖 Fig the MEM struction 該模塊分為四個(gè)流水級(jí)進(jìn)行處理，加上對(duì)外接口模塊，共有 5個(gè)模塊，分別為： Maddr地址加模塊 ,LSQ 模塊 ,DCache 模塊 ,Tagcmp 模塊 ,Adapter 模塊。這個(gè)時(shí)候判斷 Head 和 Tail 同時(shí)指向的那一行中寄存器中的 valid，如果為 1則是滿，為 0則是空，隊(duì)列為滿給發(fā)射模塊發(fā)送信號(hào)，發(fā)射模塊將不會(huì)給訪存模塊發(fā)送新的指令，當(dāng)有指令寫回后隊(duì)列中出現(xiàn)了空間，這個(gè)時(shí)候 LSQ 隊(duì)列才能接受新的指令。圖 是 SRAM 存取數(shù)據(jù) VCS 仿真圖。 本次開(kāi)發(fā)使用的是單端口 SRAM，每個(gè)時(shí)鐘周期一次只能讀或?qū)懸淮?，如果有上述多個(gè)請(qǐng)求同時(shí)到來(lái)，需要排隊(duì)完成，優(yōu)先級(jí)是 1,2,3,4 在同個(gè)時(shí)鐘周期下優(yōu)先考慮第一種情況依次類推。在下個(gè)流水級(jí)對(duì)最前面四條指令是幾操作數(shù)進(jìn)行判斷，數(shù)據(jù)相關(guān)判斷，資源相關(guān)判斷，在所有相關(guān)判斷成立的條件下，判斷發(fā)射條件是否成立，成立則把成立的指令發(fā)射到相關(guān)的功能部件中，如 果不成立則等待條件成立后發(fā)射指令， WB 模塊就是判斷寫回條件是否成立，若條件成立就將數(shù)據(jù)寫回，當(dāng)遇見(jiàn)跳轉(zhuǎn)類指令時(shí)，需要刷流水線， WB 模塊產(chǎn)生 BRUSH 信號(hào)，刷掉整個(gè)處理器的流水線。 Tailend 的更新是在 IQ非滿的條件下，在原有 tailend 指針上加上 decode 計(jì)算出有效指令個(gè)數(shù)，沒(méi)有有效譯碼指令， tailend 就會(huì)保持。 以譯碼后第 1條指令 3操作數(shù)情況來(lái)說(shuō)明數(shù)據(jù)相關(guān)判斷。Adapter_out_bus[194]當(dāng)信號(hào)為 1 的時(shí)候表示和內(nèi)存交互本次操作已完成。 如果第一組 dcache 的地址對(duì)應(yīng)行數(shù)據(jù)的 valid 都為 1，其他幾 組 valid 為 0時(shí)，又出現(xiàn)了 miss 的情況，從內(nèi)存提取的數(shù)據(jù)放入第二組 dcache 中。當(dāng) CEN 信號(hào)為有效的時(shí)候 WEN 高電平是進(jìn)行讀操作， WEN 信號(hào)為低時(shí)進(jìn)行寫操作。最后如果 hit 把 4 組已經(jīng)準(zhǔn)備好的數(shù)據(jù)選出正確的一組，等待 WB模塊發(fā)出能寫回的信號(hào) LOAD 類指令把數(shù)據(jù)寫回通用寄存器中， STORE 類的指令把 128bit 的數(shù)據(jù)和 tag 寫入相應(yīng)的 dcache 行中。這就是組相連映射的方式，本次設(shè)計(jì)采用的是四組組相連直接映射。訪存部