【正文】 條指令最先判斷完 成，后面依次類推得出inv_ins0,inv_ins1,inv_in。 FU 資源相關(guān)問題就是保證在同拍深級(jí)流水不堵相鄰淺級(jí)流水的前提下，從四項(xiàng)待發(fā)指令隊(duì)列中發(fā)向 FU 中的指令，不是發(fā)往同一個(gè) FU單元。共有 3 種情況 :tailend 時(shí)；tailend 時(shí)； ==tailend 時(shí)；以圖例來說明該信號(hào)的產(chǎn)生過程 : 圖 HEADTOP和 TAILEND幾種位子關(guān)系 Fig The position about the HEADTOP and TAILEND headtop 表示指向的當(dāng)前待發(fā)射的第一條指令， tailend 表示指向 IQ 隊(duì)列中的最后一西安理工大學(xué)碩士學(xué)位論文 22 資源相關(guān)判斷 數(shù)據(jù)相關(guān)判斷12341 2 3 41 2 3 412341 2 3 41234FU 判斷綜合判斷最終結(jié)果條有效指令。 (2)指令隊(duì)列 IQ 相關(guān)策略： Headtop 是指向指令隊(duì)列 IQ中將要發(fā)射的指令起始位置， tailend 是指向指令隊(duì)列 IQ 中將要放入譯碼序列 的起始位置。 WAR：不會(huì)發(fā)生，指令操作隊(duì)列中的指令是順序發(fā)射，前一條指令在沒有讀寄存器時(shí)，后一條指令是不會(huì)寫回的。 圖 指令發(fā)射模塊結(jié)構(gòu)示意圖 issue struction IQ（指令隊(duì)列）維護(hù) IQ 指令隊(duì)列是一個(gè) 16 項(xiàng)的隊(duì)列，起著蓄水池的作用，當(dāng)執(zhí)行部件流水線被堵住的時(shí)候前面取址，譯碼模塊可以繼續(xù)工作能把后面的指令放入 IQ 隊(duì)列中，當(dāng)取址，譯碼模塊被堵住的 時(shí)候，后面部件可以取出 IQ 隊(duì)列中的后面的指令繼續(xù)工作。 指令發(fā)射模塊 issue 主要包括 3個(gè)模塊，分別是 ACP模塊、 ISSUE 模塊及 WB模塊。可以等待寫回了。 Adapter_out_bus data = Adapter_out_bus[127:0] loadaddress = Adapter_out_bus[159:128] storeaddress = Adapter_out_bus[191:160] valid = Adapter_out_bus[192] ada_loadorstore = Adapter_out_bus[193] ada_out_ready = Adapter_out_bus[194] storeonly = Adapter_out_bus[195] valid 表示訪存對(duì)內(nèi)存有請(qǐng)求，本次設(shè)計(jì)采用的是馮諾依曼結(jié)構(gòu)：指令和數(shù)據(jù)通過同樣的數(shù)據(jù)通路從內(nèi)存中取出來。 訪存和內(nèi)存交互 訪存模塊和 DDR controller 是通過 Adapter 模塊進(jìn)行交互的，可以分為 1） 單純的把 dirty 對(duì)應(yīng)行數(shù)據(jù)寫入內(nèi)存中。 2） 在 Tagcmp 模塊 SOTRE 類指令 hit的時(shí)候需要把數(shù)據(jù)寫到 dcache 中。以此類推。當(dāng) LSQ中沒有指令的時(shí)候，通過前導(dǎo)零檢測 4 組 dirty 數(shù)組，并行檢測每一組第一個(gè) dirty 位的行號(hào)。可以看出 CEN為低就是寫數(shù)據(jù)寫的地址是 A輸入端口 01， 02寫入的是一個(gè) fffffffffffff西安理工大學(xué)碩士學(xué)位論文 18 的數(shù)據(jù)串，當(dāng) WEN 為高是讀數(shù)據(jù)，讀的是地址 A 01 和 03的數(shù)據(jù)可以看出 01的數(shù)據(jù)是fffffffffffff 的數(shù)據(jù)串，而 03所對(duì)應(yīng)的數(shù)據(jù)已經(jīng)改變成 111111111111 的數(shù)據(jù)串。在時(shí)鐘上升沿到來時(shí)采集 CEN 和 WEN信號(hào)，片選信號(hào)為低 WEN 信號(hào)為高是讀操作，同時(shí)采集 A端口地址信息， Q 端口在 之后輸出 A地址行所對(duì)應(yīng)的數(shù)據(jù)。 A端口是讀取地址輸入端口 ,SRAM 每次讀取一行數(shù)據(jù)，因此 A地址代表索引行地址。 SRAM 使用簡介 圖 SRAM IP 核結(jié)構(gòu) SRAM IP input/output 圖 是本文中設(shè)計(jì)采用 smic 單端口 SRAM IP 核，這個(gè) SRAM IP 核是作為訪存部件中的 dcache 使用。 本問中的設(shè)計(jì)采用的是單端口的 SRAM 因此每次只能有一條指令對(duì) dcache 進(jìn)行操作。每個(gè)時(shí)鐘周期判斷進(jìn)入隊(duì)列的指令的 valid，當(dāng) valid 為 1時(shí)為有效指令在下個(gè)時(shí)鐘周期上西安理工大學(xué)碩士學(xué)位論文 16 升沿的時(shí)候打入 Tail 指針?biāo)赶虻募拇嫫髦校?Tail 指針相應(yīng)的加 1。如果 miss 則給 adapter 模塊請(qǐng)求，通過 adapter 模塊和內(nèi)存交互，內(nèi)存取出數(shù)據(jù)后放入 adapter 中，等待 WB模塊發(fā)出寫回信號(hào)后分 LOAD 和 STORE 進(jìn)行相應(yīng)的操作。指令在這個(gè)隊(duì)列中順序的對(duì) dcache 發(fā)出請(qǐng)求。發(fā)射模塊發(fā)送到訪存部件的數(shù)據(jù)包括：指令的 valid， op（標(biāo)示執(zhí)行什么樣的操作）， 64位 data， 32位基地址， 32位偏移量， id（標(biāo)示在整個(gè)處理器的指令編號(hào)，以便能順序的寫回）， dest（ LOAD 類的指令需要寫回到通用寄存器中， dest 標(biāo)示寫回到通用寄存器的地址。寫入數(shù)據(jù)同時(shí)把 valid 位置為 1。有 4 個(gè) 256行，每行 128bit 的 cache 塊， 4個(gè)塊都采用直接映射的方式， 4 塊 cache 的每一行 tag位都是不相同的。 如圖 tag 塊，每個(gè) tag 塊分為 256行，每行 128bit。 STORE 類指令是把數(shù)據(jù)從處理器的通用寄存器中寫回到內(nèi)存中，根據(jù)指令不同分別寫入 16bit， 32bit， 48bit 和 64bit。在內(nèi)存和處理器之間加入速度快但是存儲(chǔ)容量相對(duì)較小的SRAM，根據(jù)內(nèi)存中數(shù)據(jù)存儲(chǔ)的相關(guān)性，每次從內(nèi)存中取出所需要的數(shù)據(jù)，以及內(nèi)存地址相連的數(shù)據(jù)塊。 9） .執(zhí)行部件經(jīng)過運(yùn)算后把數(shù)據(jù)放在出口寄 存器上，通過 WB 模塊，順序的把指令運(yùn)算出來的指令寫回到通用寄存器中。 7） .執(zhí)行部件分為 4 個(gè)，分別是分支預(yù)測執(zhí)行部件 ALU1，定點(diǎn)運(yùn)算執(zhí)行部件 ALU2，浮點(diǎn)運(yùn)算執(zhí)行部件 FALU 和訪存部件。把 IQ 中的前 4 條指令發(fā)往 issue 模塊中。當(dāng)對(duì)比miss 的時(shí)候說明 icache 中沒有 pc 地址對(duì)應(yīng)的數(shù)據(jù)這個(gè)時(shí)候通過總線從內(nèi)存中把數(shù)據(jù)取出來，分別放入 icahce 和 IR中。或者由跳轉(zhuǎn)類指令給出下一個(gè)時(shí)鐘周期取址所需要的 PC地址。作者在整個(gè)設(shè)計(jì)中負(fù)責(zé)微處理器的訪存部件的所有設(shè) 計(jì)，和部分發(fā)射模塊設(shè)計(jì)。此因素在流水線里，也是對(duì)流水線效率有所影響的。產(chǎn)生空泡的原因有很多，比如在微處理器中發(fā)射模塊中前面的指令發(fā) 射到了 fu0 里面，而后面的指令因?yàn)橘Y源相關(guān)，在下一個(gè)時(shí)鐘周期發(fā)射模塊沒有繼續(xù)發(fā)射指令，這個(gè)是后 fu0 的第一級(jí)流水線就產(chǎn)生了一個(gè)空泡。 資源沖突 后 繼指令等待 當(dāng)處理器中多個(gè)指令同時(shí)使用同一個(gè)資源時(shí)，這樣后條指令的執(zhí)行就必須等前條指令執(zhí)行完畢后，方可進(jìn)行。因此，在流水線里，應(yīng)該盡量保證每個(gè)階段所占用時(shí)間大致相同。以每個(gè)時(shí)鐘周期 ，可以看出采用流水線時(shí) a1的數(shù)據(jù)經(jīng)過 4個(gè)流水級(jí) ，而后面每 運(yùn)算出一個(gè)有效數(shù)據(jù)。 圖 流水線原理示意圖 Fig pipeline elements 如圖 所示步驟 1 是第一級(jí)流水線依次類推。它實(shí)際是將大量的數(shù)據(jù)處理分成幾個(gè)階段。 實(shí)現(xiàn) 定點(diǎn)計(jì)算指令 add, sub, mult, and, or, sll, srl, slt, , ... 執(zhí)行定點(diǎn)加減乘除移位前導(dǎo)等運(yùn)算操作 實(shí)現(xiàn) 浮點(diǎn)運(yùn)算指令 cvt， movf， mul， div，madd， sub... 執(zhí)行 IEEE754 標(biāo)準(zhǔn)的加減乘除浮點(diǎn)運(yùn)算操作 實(shí)現(xiàn) 跳轉(zhuǎn)分支指令 j, jr, jal, beq, bne ... 執(zhí)行跳轉(zhuǎn)操作 實(shí)現(xiàn) 協(xié)處理器指令 bc1f、 bc1f bc1t、 bc1t1 執(zhí)行協(xié)處理器CP0， CP1 指令操作 沒實(shí)現(xiàn) 斷點(diǎn)及陷阱指令 teq、 teqi、 tge、 tgei、tgeiu、 tgeu、 tlt、 tlti、執(zhí)行系統(tǒng)操作的指令 沒實(shí)現(xiàn) 西安理工大學(xué)碩士學(xué)位論文 6 tltiu、 tltu、 tne、 tnei。圖 寄存器型，通過 funct 位和 opcode 位表明執(zhí)行的操作是什么樣的操作。 rs 是原操作數(shù)寄存器。 指令集 MIPS 指令編碼格式統(tǒng)一，都是 32位單字對(duì)齊。 2).RSIC 指令集指令數(shù)不多，軟件開發(fā)相對(duì)簡單 【 25】 。 RSIC CPU 簡介 IBM 研究中心的 John Cocke 提出 RSIC（精簡指令集計(jì)算機(jī)）概念。 第五章介紹了基于 VMM 驗(yàn)證方法學(xué)的對(duì)微處理器的驗(yàn)證，搭建基于 systemverilog 語言的驗(yàn)證自動(dòng)對(duì)比平臺(tái)的搭建，對(duì)微處理器的 c 語言建模，快速的定位 BUG 位置，對(duì)功能覆蓋率通道的劃分，最后通過編寫嵌入式匯編的定向測試激勵(lì)達(dá)到功能覆蓋率 100%的設(shè)計(jì)目標(biāo)。 第二章主要介紹 MIPS 處理器的指令集，以及 MIPS 處理器的結(jié)構(gòu)流水線相關(guān)策略以及性能概括。具體分析了在測試過程中遇見的幾個(gè)經(jīng)典的 BUG 以及修改方法 。本文介 紹了通用的幾種 ASIC 延遲調(diào)試方法，具體介紹了在工作中出現(xiàn)的發(fā)射模塊延遲的調(diào)試過程。處理器有三個(gè)執(zhí)行部件 和一個(gè)訪存部件完全兼容 MIPSⅢ定、浮點(diǎn)指令集系統(tǒng)主要分為以下幾個(gè)部分 1） .處理器結(jié)構(gòu)設(shè)計(jì) 處理器的結(jié)構(gòu)是影響整個(gè)處理器的工作效率的關(guān)鍵部分，只有合理的結(jié)構(gòu)才能使處理緒論 3 器的效率達(dá)到最高。這樣在設(shè)計(jì)和驗(yàn)證的時(shí)候只是設(shè)計(jì)，驗(yàn)證一部分的部件。 我國相繼出現(xiàn)龍芯、織女星（ VEGA）、方舟、 THUMP 等多個(gè)自主開發(fā)的微處理器，而且目前已經(jīng)應(yīng)用到多個(gè)領(lǐng)域。 國內(nèi)超標(biāo)量處理器設(shè)計(jì)日益增多，中科院計(jì)算所設(shè)計(jì)的龍芯 2號(hào)微處理器，兼容 MIPS指令集，采用 4 發(fā)射超標(biāo)量方案，有 2個(gè)定點(diǎn)部件、 2個(gè)浮點(diǎn)和 1個(gè)訪存部件。 VIRAM 芯片的重要思想即將向量處理器和 DRAM 存儲(chǔ)器（ 13M）都做到片上，進(jìn)而消除片外訪存并減少訪問次數(shù) 【 17】【 18】 。在常規(guī)系統(tǒng)中，微處理器和存儲(chǔ)器用不同的芯片來實(shí)現(xiàn)，因?yàn)閿?shù)據(jù)傳輸必須通過芯片 I/O 引腳而受到 PCB 板上的銅線的影響，這樣就極大地限制了微處理器和存儲(chǔ)器之間的帶寬 【 16】 。 為了進(jìn)一步提高流水線的執(zhí)行效率，本次研究是基于 32 位 MIPS 架構(gòu)多取指、多譯碼、多發(fā)射、多執(zhí)行、多寫回策略的微處理器 【 13】 。 RISC 體系結(jié)構(gòu)的重要特點(diǎn)就是其便于利用流水線結(jié)構(gòu)技術(shù)進(jìn)行指令操作。目前，通用微處理器主要采用深流水、 SIMD技術(shù)，亂序發(fā)射，亂序執(zhí)行等技術(shù)獲得高性能 【 2】【 3】 。作為數(shù)字處理核心：微處理器，在當(dāng)今的人類生產(chǎn)，生活等等各個(gè)方面有著不可替代的作用。保證整個(gè)微處理器的功能正確性。 2）處理器延遲調(diào)試 處理器的運(yùn)算速度是衡量處理 器好壞的最重要的標(biāo)準(zhǔn)，而運(yùn)算速度和處理器的頻率息息相關(guān)。處理器有三個(gè)執(zhí)行部件和一個(gè)訪存部件。 本文主要研究 RSIC 處理 器的結(jié)構(gòu)設(shè)計(jì)， 它是一個(gè)通用 64位 RISC 結(jié)構(gòu)，四發(fā)射的超標(biāo)量和超流水線微處理器，采用亂序執(zhí)行和先進(jìn)的 Cache 設(shè)計(jì)等技術(shù)提高流水線的效率。本文在簡述整個(gè) RSIC 處理器的整體工作原理的基礎(chǔ)上詳細(xì)介紹了發(fā)射模塊和訪存部件的具體設(shè)計(jì)?；诠δ芨采w率的通道劃分，基于嵌入式匯編的定向測試編寫。集成電路是電子信息產(chǎn)業(yè)的支柱，對(duì)人類社會(huì)發(fā)展有著重要的意義。 隨著半導(dǎo)體工藝的發(fā)展，集成電路工藝已進(jìn)入深亞微米階段，特征尺寸已減少到了 65nm以下，單芯片上能夠集成的晶體管數(shù)目不斷增長。 RISC 是上世紀(jì) 80 年代發(fā)展起來的處理器設(shè)計(jì)新技術(shù)，它的出現(xiàn)對(duì)整個(gè)計(jì)算機(jī)界產(chǎn)生了深遠(yuǎn)的影響。將緩存技術(shù)和流水線技術(shù)結(jié)合起來，成為 RISC體系結(jié)構(gòu)設(shè)計(jì)的必然趨勢 【 9】【 10】【 11】【 12】 。國際上正在研究新的體系結(jié)構(gòu)。此芯片包括 2 個(gè)向量處理單元和 1個(gè)標(biāo)量處理單元，這些單元都是流水的。斯坦福大學(xué)開發(fā)的流處理器 Imagine 原型芯片，運(yùn)行多媒體應(yīng)用時(shí)， ALU 資源利用率高達(dá) 84%~95%【 18】【 19】 。 目前西北工業(yè)大學(xué)航空微電子中心在 I960 微處理器性能模型設(shè)計(jì)、線程級(jí)并行的硬件設(shè)計(jì)研究、同時(shí)多線程結(jié)構(gòu)指令流特性及取指技術(shù)研究中，均設(shè)計(jì)到了超標(biāo)量超流水微處理器研究 【 22】 。針對(duì)運(yùn)算量大的一些專業(yè)需求的時(shí)候，在微處理器的部件中加入一部分針對(duì)某種運(yùn)算量大的