八位二進制累加器的設計-資料下載頁
2025-02-04 15:01本頁面
【導讀】種不同的應用，因此很有必要了解其工作原理。FLIP-FLOP，然后再由它們構成八位加法器。按定制設計流程設計各自原理圖，確定參數(shù)，因此在學習了模擬電子技術，數(shù)字電子技術，模擬CMOS集成電路設計，數(shù)字集成。電路設計等的基礎上，由最底層的晶體管級別的電路連成更為復雜的電路，實現(xiàn)特定的功能。集成電路、模塊化設計等。止在其它指令的執(zhí)行過程中使其中的數(shù)據(jù)被修改,從而得到不正確的結果，由于累加器在各種實際應用當中是必不可少的，而且實用性強。到八位加法器的組成方式與各類觸發(fā)器方案的選擇。觸發(fā)式觸發(fā)器的缺點是存在空翻現(xiàn)象，通常只能用于數(shù)據(jù)鎖存。主從觸發(fā)器由分別工作在時鐘脈沖CP不同時段的主觸發(fā)器和從觸發(fā)器構成，通常只能在CP下降沿時刻狀態(tài)發(fā)生翻轉，而在CP其他時刻保持狀態(tài)不變。持阻塞式邊沿D觸發(fā)器。進行級聯(lián)可以得到多位全加器。
【正文】 仿真波形： D 觸發(fā)器版圖繪制 、 LVS 驗證 及仿真分析 （ 1） 主從觸發(fā)器的版圖 （ 1） 版圖的提取 （ 2） LVS驗證 小結 對邊沿 D 觸發(fā)器歸納為以下幾點： D 觸發(fā)器具有接收并記憶信號的功能，又稱為 維持 阻塞觸發(fā)器 ； D 觸發(fā)器屬于脈沖觸發(fā)方式； D 觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快 。 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR 累加器介紹 累加器 是用來儲存計算所產生的中間結果，是一種暫存器。 累加器就是把一列的數(shù)字加起來。一開始累加器設定為零，每個數(shù)字依序地被加到累加器中，當所有的數(shù)字都被加入后，得出結果 。 在運算器中、在中央處理器 cpu 中、在匯編語言程序中都有其特定的作用， 累加器在各種實際應用當中是必不可少 的，而且實用性強。 八 位累加器原理圖繪制 1. 調用全加器與觸發(fā)器的符號創(chuàng)建原理圖 八 位累加器創(chuàng)建符號 八 位累加器原理圖仿真及分析 仿真結果 ： 計算延時 ： 八位累加器邏輯功能驗證 QUARTUS軟件中利用 VERILOG HDL語言編寫八位累加器： 八位 二進制累加 器 代碼 ： module accumulator8(Q,cout,A,cin,clk,clear)。 output[7:0] Q。 output cout。 input[7:0] A。 input cin,clk,clear。 wire[7:0] sum。 add8 accadd8(sum,cout,Q,A,cin)。 reg8 accreg8(Q,sum,clk,clear)。 endmodule 八位 二進制全加器 器 代碼 ： module add8(sum,cout,b,a,cin)。 output[7:0] sum。 output cout。 input[7:0] a,b。 input cin。 assign {cout,sum}=a+b+cin。 endmodule 八位 二進制寄存 器 代碼 ： module reg8(qout,in,clk,clear)。 output[7:0] qout。 input[7:0] in。 input clk,clear。 reg[7:0] qout。 always @(posedge clk or posedge clear) begin if(clear) qout=0。 else qout=in。 end endmodule QUARTUS軟件中利用 原理圖方式創(chuàng)建 八位累加器 原理圖 ： 形： 八 位累加器版圖繪制 、 LVS驗證 及仿真分析 1)版圖繪制 在一個版圖編輯界面畫出全加器與觸發(fā)器的版圖如下： 將它們進行連接得到 一位累加器的版圖如下： 進行復制后串聯(lián)，就 得到兩位累加器的版圖如下： 依次類推，可畫出 八 位累加器的版圖如下： 2)版圖寄生電容的提取 3)LVS驗證 4)版圖仿真 可知版圖與底層原理圖仿真結果較為理想。 小結 累加器 A（ ACCUMULATOR）是一個最常用的具有特殊用途的二進制 8 位寄存器，又可記作 ACC，專門用來 存放操作數(shù)或運算結果。在 CPU 執(zhí)行某種運算前，大部分單操作數(shù)指令的操作數(shù)取自累加器；兩操作數(shù)指令中的其中一個操作數(shù)也通常放在累加器 A 中，運算完成后累加器 A中便可得到運算結果。 五、 本次課程設計收獲與心得 通過本次課程設計對八為二進制累加器的設計與實現(xiàn)，確實積累了不少經驗，鍛煉了我的 獨立工作和實際動手的能力，加深了對累加器工作原理的認識，提高了對復雜的綜合性實踐環(huán)節(jié)具有分析問題、解決問題、概括總結的實際工作能力，對涉及累加器項目的開發(fā)、設計過程有了初步的認識。 在這次短暫的課程設計中，使 我 學到了不少的道 理，真正理解到，理論與實踐之間還有很大的差距，這必將有利于我們以后的學習。使我明白，在以后的學習中，要不斷的完善自己的知識體系結構，注意理論與實踐的結合，在整個設計過程中，重要的難點不在于設計理論原理，而在于 仿真驗證及功耗延時性能的分析。采用標準化單元設計版圖，不僅緊密美觀，也便于修改，也更符合工藝生產的標準。 在版圖繪制過程當中，很容易出錯， DRC規(guī)則的驗證很重要，要牢記各部分之間的間距 ，版圖看似很龐大，無從下手，但只要有耐心，足夠細心的話，一切都不是問題。 六、參考文獻 《數(shù)字電子技術基礎》 康華 光主編 高等教育出版社 《計算機組成原理》 蔣本珊主編 清華大學出版社 《數(shù)字集成電路》 周潤德譯 電子工業(yè)出版社
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