八位二進(jìn)制累加器的設(shè)計(jì)(編輯修改稿)
2025-03-12 15:01 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 生電容 C1及 C2進(jìn)行充電，使得寄生電容 C1及 C2存儲(chǔ)電荷；當(dāng) Cin=1， A=1， B由 01變化時(shí)，即 Cin、 A、 B輸入的 NMOS管均導(dǎo)通，有到地的通路，所以不僅負(fù)載電容 Cload會(huì)放電，而且寄生電容 C1及 C2也要放電，所以增加了下降延時(shí)的時(shí)間。由于 B是 最后穩(wěn)定的信號(hào) (通常稱(chēng)為關(guān)鍵信號(hào) )，所以經(jīng)過(guò)上面的分析可以得出一個(gè)結(jié)論：為了減小延時(shí)、提高速度，關(guān)鍵信號(hào) (最后穩(wěn)定的信號(hào) )應(yīng)該盡量靠近輸出端。 也就是說(shuō)，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，下降延時(shí)最大。同理可以分析出，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，上升延時(shí)最大。 (1)最壞的上升延時(shí)分析 下面利用瞬態(tài)分析，測(cè)量 Cin=1， A=1， B 由 01 變化時(shí)的延時(shí)情況。如下圖所示，是該情況下的輸入輸出波形。 Cin=1， A=1， B 由 01 時(shí)，輸入輸出波形 用計(jì)算器中的 delay 函數(shù)測(cè) 得此時(shí)的最壞下降延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖所示。由圖可知，最壞的上升延時(shí) 如圖七 所示，是利用計(jì)算器中的 spectrerPower函數(shù)計(jì)算出的功耗波形。由圖可以看出，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對(duì)靜態(tài)而言，消耗的功耗就比較大。然而，從整體上來(lái)說(shuō)功耗還是很小的。 圖七 Cin=1， A=1， B由 01 時(shí)功耗的波形 (2)最壞的下降延時(shí)分析 下面利用瞬態(tài)分析，測(cè)量 Cin=0， A=0， B 由 10 變化時(shí)的延時(shí)情況。如下圖所示，是該 情況下的輸入輸出波形。 圖八 Cin=0， A=0， B由 10時(shí)，輸入輸出波形 用計(jì)算器中的 delay 函數(shù)測(cè)得此時(shí)的最壞上升延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖九所示。由圖可知，最壞的下降延時(shí)為 如圖十所示，是利用計(jì)算器中的 spectrerPower 函數(shù)計(jì)算出的功耗波形。由圖可以看出，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對(duì)靜態(tài)而言，消耗的功耗就比較大。然而，從整體上來(lái)說(shuō)功耗還是很小的。 圖十 Cin=0， A=0， B 由 10 時(shí)功耗的波 形 全加器版圖繪制與 LVS 驗(yàn)證 根據(jù)實(shí)驗(yàn)要求繪制該全加器的版圖如圖十一所示。該全加器版圖使用 AMI 工藝，柵長(zhǎng)為 600nm， NMOS 和 PMOS 管的寬都以最小尺寸方向器作為標(biāo)準(zhǔn)進(jìn)行放大。 下圖就是提取出來(lái)的版圖，可清楚的看到提取版圖中的寄生電容。 提取版圖之后，就進(jìn)行 LVS 驗(yàn)證，其輸出結(jié)果如下圖所示。節(jié)點(diǎn)完全匹配 (The lists match.),所以可以知道原理圖與版圖完全一致。原理圖和版圖網(wǎng)表中都有 19 個(gè)節(jié)點(diǎn)，7 個(gè)端口以及 14 個(gè) PMOS 和 NMOS。 全加器版圖仿真 為進(jìn)行版圖仿真，同時(shí)比較版圖仿真和原理圖仿真結(jié)果，所以建立新的原理圖，如圖所示。 (1) 首先為與非門(mén)創(chuàng)建一個(gè) config view。然后，在 Analog Environment 環(huán)境中，SetupDesign 選擇所要模擬的線路圖 Full_Adder_posttest， view name 選擇config，然后按以前的方法進(jìn)行仿真，仿真輸入輸出結(jié)果如圖所示。 (2)不同的輸入電壓下延時(shí)與功耗 ①最壞的上升延時(shí)分析 (V=5V， Cin=1， A=1， B 01) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此最壞下降延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖所示。由圖可知， Sum 最壞的上升延時(shí)為 ；而 Sum_layout 最壞的上升延時(shí)。所以，版圖仿真的最壞上升延時(shí)比原理圖仿真的最壞延時(shí)小 。 ②最壞的下降延時(shí)分析 (V=5V， Cin=0， A=0， B10) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此時(shí) Sum 和 Sum_layout 最壞上升延時(shí) (對(duì)于 Sum 來(lái)說(shuō)， 此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖二十、二十一所示。由圖可知， Sum 最壞的下降延時(shí) ；而 Sum_layout最壞的下降延時(shí) 。所以，版圖仿真的最壞下降延時(shí)比原理圖仿真的最壞下降延時(shí)小 。 輸入的電源電壓等于 5V 時(shí)，此時(shí)的功耗輸出波形如下圖所示。由圖可以看出，和前面的一樣，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對(duì)靜態(tài)而言，消耗的功耗就比較大。然而，從整體上來(lái)說(shuō)功耗還是很小的。 ③最壞的上升延時(shí)分析 (V=， Cin=1， A=1， B 01) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此最壞下降延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖二十四、二十五所示。由圖可知， Sum 最壞的上升延
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