八位二進(jìn)制累加器的設(shè)計-wenkub.com
2025-01-31 15:01 本頁面
【正文】 采用標(biāo)準(zhǔn)化單元設(shè)計版圖，不僅緊密美觀，也便于修改，也更符合工藝生產(chǎn)的標(biāo)準(zhǔn)。在 CPU 執(zhí)行某種運(yùn)算前，大部分單操作數(shù)指令的操作數(shù)取自累加器；兩操作數(shù)指令中的其中一個操作數(shù)也通常放在累加器 A 中，運(yùn)算完成后累加器 A中便可得到運(yùn)算結(jié)果。 always (posedge clk or posedge clear) begin if(clear) qout=0。 output[7:0] qout。 input[7:0] a,b。 reg8 accreg8(Q,sum,clk,clear)。 input[7:0] A。 在運(yùn)算器中、在中央處理器 cpu 中、在匯編語言程序中都有其特定的作用， 累加器在各種實(shí)際應(yīng)用當(dāng)中是必不可少 的，而且實(shí)用性強(qiáng)。 D 觸發(fā)器邏輯功能驗(yàn)證 仿真波形： D 觸發(fā)器版圖繪制 、 LVS 驗(yàn)證 及仿真分析 （ 1） 主從觸發(fā)器的版圖 （ 1） 版圖的提取 （ 2） LVS驗(yàn)證 小結(jié) 對邊沿 D 觸發(fā)器歸納為以下幾點(diǎn)： D 觸發(fā)器具有接收并記憶信號的功能，又稱為 維持 阻塞觸發(fā)器 ； D 觸發(fā)器屬于脈沖觸發(fā)方式； D 觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快 。與主從觸發(fā)器相比 ,同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。 Q4 為 0時，將 G3 和 G6封鎖， D端通往基本 RS觸發(fā)器的路徑也 被封鎖。 Q3=Q5 非 =D非， Q4=Q6 非 =D。 工作過程如下： =0 時， 與非門 G3 和 G4 封鎖，其輸出 Q3=Q4=1，觸發(fā)器的狀態(tài)不變。同時，減小有效電容，降低工作頻率也可以減小功耗。故可以通過降低電源電壓來減小功耗。 電源電壓等于 : 結(jié)論：由上表實(shí)驗(yàn)結(jié)果看出，版圖仿真的延時比原理圖仿真的延時要小。由圖可知， Sum 最壞的下降延時 ；而 Sum_layout 最壞的下降延時 。 ③最壞的上升延時分析 (V=， Cin=1， A=1， B 01) 輸入電壓 V=5V 時，當(dāng) Cin=1， A=1， B 由 01 變化時，用計算器中的 delay 函數(shù)測得此最壞下降延時 (對于 Sum 來說，此時相當(dāng)于最壞的上升延時 )如圖二十四、二十五所示。所以，版圖仿真的最壞下降延時比原理圖仿真的最壞下降延時小 。由圖可知， Sum 最壞的上升延時為 ；而 Sum_layout 最壞的上升延時。 全加器版圖仿真 為進(jìn)行版圖仿真，同時比較版圖仿真和原理圖仿真結(jié)果，所以建立新的原理圖，如圖所示。 下圖就是提取出來的版圖，可清楚的看到提取版圖中的寄生電容。由圖可以看出，在靜態(tài)時，電路消耗的功耗很微小 (幾乎為 0)；然而在動態(tài)時，相對靜態(tài)而言，消耗的功耗就比較大。 圖七 Cin=1， A=1， B由 01 時功耗的波形 (2)最壞的下降延時分析 下面利用瞬態(tài)分析，測量 Cin=0， A=0， B 由 10 變化時的延時情況。 Cin=1， A=1， B 由 01 時，輸入輸出波形 用計算器中的 delay 函數(shù)測 得此時的最壞下降延時 (對于 Sum 來說，此時相當(dāng)于最壞的上升延時 )如圖所示。 也就是說，當(dāng) Cin=1， A=1， B 由 01 變化時，下降延時最大。由全加器原理圖圖一可以看出，最長的 MOS 管鏈?zhǔn)禽斎?A、 B、 Cin 的三個 MOS 管，所以最大的延時就取決于這最長的 MOS 管鏈。 全加器邏輯功能驗(yàn)證 全加器的邏輯表達(dá)式可表示為： 其真值表如下表所示： 輸入 輸出 A B Cin Sum Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器延時及功耗分析 首先，對上面的全加器進(jìn)行封裝。 四、 設(shè)計詳細(xì)內(nèi)容 模塊一、 DESIGN A CMOS FULL ADDER 全加器介紹（包括工作原理，功能邏輯等） 全加器是用門電路實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加并求出和的組合線路，稱為一位全加器。它雖然克服了空翻，但對輸入信號仍有限制。 顯然，串行進(jìn)位方式的進(jìn)位延遲時間太長了，要提高加法運(yùn)算的速度，就要盡可能地減少進(jìn)位延遲時間， 也就是要 改進(jìn)進(jìn)位方式，這就產(chǎn)生了并行進(jìn)位方式和分組并行進(jìn)位方式 。 （ 4） 超前進(jìn)位 超前進(jìn)位的所有位數(shù)進(jìn)位是同時完成的。 a) 組內(nèi)并行 ,組間串行的進(jìn)位鏈 b) 組內(nèi)并行 ,組間并行的進(jìn)位 鏈 它們的目的就是要進(jìn)位信號的產(chǎn)生盡可能的快 ,因此產(chǎn)生了二重進(jìn)位鏈或更高重進(jìn)位鏈 ,顯然進(jìn)位速度的提高是以硬件設(shè)計的復(fù)雜化為代價來實(shí)現(xiàn)的 。 A COUT
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