altera中文資料(doc23)-經營管理-資料下載頁
2025-08-07 16:07本頁面
【導讀】軟件無線電是具有可重配置硬件平臺的無線設備，可以跨多種通信標準。SDR成為商用流行的主要原因之一是它能夠對多種波形進。IF處理將數字信號處理的領域從基帶擴展到RF。支持基帶和中頻處理的能力增加了系統靈活性，同時減小了制造成本。、波束賦形和多入多出天線技術，支持更高的數據速率。軍事聯合戰(zhàn)術無線系統定義了軍事無線中20多種不同的無線波形。果在FPGA實現是數千個邏輯單元。SDR基帶處理通常需要處理器和FPGA。置功能，而FPGA實現大計算量的信號處理數據通道和控制，讓系統延遲最小。自由地選擇在哪實現基帶處理算法為實現SDR算法提供了另一種方式?，F場遠程升級的能力。圖1是一個框圖，其中FPGA能夠通過IP功能如Turbo編碼。它們具有超過115db無寄生動態(tài)范圍和非常的高性能。但是，由于FPGA設計規(guī)模越來越大、越來越復雜，為了。滿足設計人員更高效工作的要求。制了設計人員每天所能進行的迭代次數，可能會少至兩次，明顯減緩了設計過程。
【正文】 Balance( m ) { if (is_a_ multiplexer (m)) { num_muxes = 1。 // Count this mux num_muxes += Balance(m。 left)。 num_muxes += Balance(m。 right)。 if (num_muxes = 3) { if (num_muxes == 4) { Apply transformation shown in Figure 13。 } else if (num_muxes == 5) { Apply transformation shown in Figure 14。 } num_muxes = num_muxes – 3。 } return num_muxes。 } else { return 0。 // primary input: 0 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) muxes } } 圖 12: 均衡算法 均衡中的任何階段，都需要對 1 到 5 個 2:1 復用器進行均衡（從左側分支開始最多兩個，從右側分支開始為兩個，還要算上當前的 2:1 復用器本身）。 1 或 2 個復用器不會形成更多的三聯，而 3 個復用器總是能夠形成三聯。 4 或 5 個復用器則需要進行重構，以免剩余無法處理的復用器，這種重構方法在圖 13 和圖 14中示出。 5. 算法總結 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 本文引入了復用器樹總線概念，描述了可用來提高壓縮性能的均衡 方法，壓縮以效率更高的 4:1 復用器來替代 2:1 復用器三聯。圖 15 顯示了全部復用器重構算法。 Convert_ Multiplexers_to_2:1s ( ) Form_Multiplexer_Trees( ) Merge_Multiplexer_Trees_into_Busses( ) Foreach bus { Balance(bus) // (Minimally rearrange 2:1 into triples) Compress(bus) // (Convert 2:1 triples into efficient 4:1’s) } 圖 15: 復用器重構算法 復用器重構算法性能依賴于對較大復用器樹總線的識別。由于復用器重構算法在整個總線上分擔控制邏輯，因此，總線越寬，壓縮的效果就越明顯。優(yōu)化會減小復用器樹間的相似性，從而減小所尋找的總線寬度，因此在復用器重構之前，應盡量避免優(yōu)化。 復用器重構以分解大的復用器為 2:1 復用器開始。設計中所有 2:1 復用器都用于形成 節(jié)所描述的復用器樹。結構相似的復用 器樹然后合并形成 節(jié)中的總線結構。 算法的主要部分依次優(yōu)化每一個總線。均衡將 2:1 復用器重新排列為三聯，這樣在壓縮 階段， 每個三聯能夠重新編碼為效率更高的 4:1 復用器 6. 結果 本文所闡述的算法已經集成到 Altera Quartus II 綜合軟件中。 錯誤 !未找到引用源。 顯示 120 個真實用戶設計中， Altera 基準測試的面積減小結果。 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 結果表明，一些設計所需的 LUT 數量減小了 20%，超過 40%的設計面積減小了5%以上。所有設計面積平均減小了 %。 據估算，約有 25%的 LUT 被用于實現復用器，而復用器重構僅能優(yōu)化這 25%，因此平均 %意味著復用器平均減少了 17%。 雖然復用器重構主要集中在減小面積上（例如，減少所需 4LUT 的數量），但是對電路速率影響不大，電路平均速率僅降低 1%。 7. 結論 本文闡述了復用器重構算法，該算法能夠將設計中實現復用器 所需的 4LUT 數量平均減少 17%。 復用器重構算法的關鍵在于優(yōu)化復用器總線。既使附加了控制邏輯，新優(yōu)化算法仍能夠減小總線上每個比特位的面積。這是由于控制邏輯可以由總線共享，其面積代價可以抵消。 壓縮將 2:1 復用器三聯轉換為有效的 4:1 復用器。盡管可能需要附加 LUT 對 4:1復用器控制線進行重新編碼，這種代價可以通過采用復用器總線整體壓縮方法來抵消。此外 ，通過 構建最大的復用器樹，可對大量的 2:1 復用器三聯進行轉換。 本文還引入了能夠提高壓縮算法效率的均衡方法。均衡簡單修改復用器結構，將壓縮能夠重新編碼的三聯數 量最大化。 本文描述了面向基于 4LUT 的 FPGA 算法，例如 Altera Stratix I 和 Cyclone 器件。新的 FPGA 體系結構可使用不同大小的查找表（如 Stratix II 體系結構能夠采用 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權歸原作者所有 ) 6 輸入 LUT）。可采用本文闡述的方法來進一步減小這些體系結構的面積。這正是當前研究的主題。 8. 參考文獻 [1] A High Performance 32bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2020 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 6170. 2020. [2] Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2020, \user2user [3] The Stratix Device Handbook(vol 1). Altera Corporation, 2020 [4] 1076? IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076?2020. [5] IEEE Standard Verilog174。 Hardware Description Language. IEEE Computer Society. IEEE Std 13642020.
環(huán)評公示相關推薦
鄂ICP備17016276號-1