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2025-08-07 16:07本頁(yè)面
【導(dǎo)讀】軟件無(wú)線(xiàn)電是具有可重配置硬件平臺(tái)的無(wú)線(xiàn)設(shè)備，可以跨多種通信標(biāo)準(zhǔn)。SDR成為商用流行的主要原因之一是它能夠?qū)Χ喾N波形進(jìn)。IF處理將數(shù)字信號(hào)處理的領(lǐng)域從基帶擴(kuò)展到RF。支持基帶和中頻處理的能力增加了系統(tǒng)靈活性，同時(shí)減小了制造成本。、波束賦形和多入多出天線(xiàn)技術(shù)，支持更高的數(shù)據(jù)速率。軍事聯(lián)合戰(zhàn)術(shù)無(wú)線(xiàn)系統(tǒng)定義了軍事無(wú)線(xiàn)中20多種不同的無(wú)線(xiàn)波形。果在FPGA實(shí)現(xiàn)是數(shù)千個(gè)邏輯單元。SDR基帶處理通常需要處理器和FPGA。置功能，而FPGA實(shí)現(xiàn)大計(jì)算量的信號(hào)處理數(shù)據(jù)通道和控制，讓系統(tǒng)延遲最小。自由地選擇在哪實(shí)現(xiàn)基帶處理算法為實(shí)現(xiàn)SDR算法提供了另一種方式?，F(xiàn)場(chǎng)遠(yuǎn)程升級(jí)的能力。圖1是一個(gè)框圖，其中FPGA能夠通過(guò)IP功能如Turbo編碼。它們具有超過(guò)115db無(wú)寄生動(dòng)態(tài)范圍和非常的高性能。但是，由于FPGA設(shè)計(jì)規(guī)模越來(lái)越大、越來(lái)越復(fù)雜，為了。滿(mǎn)足設(shè)計(jì)人員更高效工作的要求。制了設(shè)計(jì)人員每天所能進(jìn)行的迭代次數(shù)，可能會(huì)少至兩次，明顯減緩了設(shè)計(jì)過(guò)程。
【正文】 Balance( m ) { if (is_a_ multiplexer (m)) { num_muxes = 1。 // Count this mux num_muxes += Balance(m。 left)。 num_muxes += Balance(m。 right)。 if (num_muxes = 3) { if (num_muxes == 4) { Apply transformation shown in Figure 13。 } else if (num_muxes == 5) { Apply transformation shown in Figure 14。 } num_muxes = num_muxes – 3。 } return num_muxes。 } else { return 0。 // primary input: 0 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) muxes } } 圖 12: 均衡算法 均衡中的任何階段，都需要對(duì) 1 到 5 個(gè) 2:1 復(fù)用器進(jìn)行均衡（從左側(cè)分支開(kāi)始最多兩個(gè)，從右側(cè)分支開(kāi)始為兩個(gè)，還要算上當(dāng)前的 2:1 復(fù)用器本身）。 1 或 2 個(gè)復(fù)用器不會(huì)形成更多的三聯(lián)，而 3 個(gè)復(fù)用器總是能夠形成三聯(lián)。 4 或 5 個(gè)復(fù)用器則需要進(jìn)行重構(gòu)，以免剩余無(wú)法處理的復(fù)用器，這種重構(gòu)方法在圖 13 和圖 14中示出。 5. 算法總結(jié) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 本文引入了復(fù)用器樹(shù)總線(xiàn)概念，描述了可用來(lái)提高壓縮性能的均衡 方法，壓縮以效率更高的 4:1 復(fù)用器來(lái)替代 2:1 復(fù)用器三聯(lián)。圖 15 顯示了全部復(fù)用器重構(gòu)算法。 Convert_ Multiplexers_to_2:1s ( ) Form_Multiplexer_Trees( ) Merge_Multiplexer_Trees_into_Busses( ) Foreach bus { Balance(bus) // (Minimally rearrange 2:1 into triples) Compress(bus) // (Convert 2:1 triples into efficient 4:1’s) } 圖 15: 復(fù)用器重構(gòu)算法 復(fù)用器重構(gòu)算法性能依賴(lài)于對(duì)較大復(fù)用器樹(shù)總線(xiàn)的識(shí)別。由于復(fù)用器重構(gòu)算法在整個(gè)總線(xiàn)上分擔(dān)控制邏輯，因此，總線(xiàn)越寬，壓縮的效果就越明顯。優(yōu)化會(huì)減小復(fù)用器樹(shù)間的相似性，從而減小所尋找的總線(xiàn)寬度，因此在復(fù)用器重構(gòu)之前，應(yīng)盡量避免優(yōu)化。 復(fù)用器重構(gòu)以分解大的復(fù)用器為 2:1 復(fù)用器開(kāi)始。設(shè)計(jì)中所有 2:1 復(fù)用器都用于形成 節(jié)所描述的復(fù)用器樹(shù)。結(jié)構(gòu)相似的復(fù)用 器樹(shù)然后合并形成 節(jié)中的總線(xiàn)結(jié)構(gòu)。 算法的主要部分依次優(yōu)化每一個(gè)總線(xiàn)。均衡將 2:1 復(fù)用器重新排列為三聯(lián)，這樣在壓縮 階段， 每個(gè)三聯(lián)能夠重新編碼為效率更高的 4:1 復(fù)用器 6. 結(jié)果 本文所闡述的算法已經(jīng)集成到 Altera Quartus II 綜合軟件中。 錯(cuò)誤 !未找到引用源。 顯示 120 個(gè)真實(shí)用戶(hù)設(shè)計(jì)中， Altera 基準(zhǔn)測(cè)試的面積減小結(jié)果。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 結(jié)果表明，一些設(shè)計(jì)所需的 LUT 數(shù)量減小了 20%，超過(guò) 40%的設(shè)計(jì)面積減小了5%以上。所有設(shè)計(jì)面積平均減小了 %。 據(jù)估算，約有 25%的 LUT 被用于實(shí)現(xiàn)復(fù)用器，而復(fù)用器重構(gòu)僅能優(yōu)化這 25%，因此平均 %意味著復(fù)用器平均減少了 17%。 雖然復(fù)用器重構(gòu)主要集中在減小面積上（例如，減少所需 4LUT 的數(shù)量），但是對(duì)電路速率影響不大，電路平均速率僅降低 1%。 7. 結(jié)論 本文闡述了復(fù)用器重構(gòu)算法，該算法能夠?qū)⒃O(shè)計(jì)中實(shí)現(xiàn)復(fù)用器 所需的 4LUT 數(shù)量平均減少 17%。 復(fù)用器重構(gòu)算法的關(guān)鍵在于優(yōu)化復(fù)用器總線(xiàn)。既使附加了控制邏輯，新優(yōu)化算法仍能夠減小總線(xiàn)上每個(gè)比特位的面積。這是由于控制邏輯可以由總線(xiàn)共享，其面積代價(jià)可以抵消。 壓縮將 2:1 復(fù)用器三聯(lián)轉(zhuǎn)換為有效的 4:1 復(fù)用器。盡管可能需要附加 LUT 對(duì) 4:1復(fù)用器控制線(xiàn)進(jìn)行重新編碼，這種代價(jià)可以通過(guò)采用復(fù)用器總線(xiàn)整體壓縮方法來(lái)抵消。此外 ，通過(guò) 構(gòu)建最大的復(fù)用器樹(shù)，可對(duì)大量的 2:1 復(fù)用器三聯(lián)進(jìn)行轉(zhuǎn)換。 本文還引入了能夠提高壓縮算法效率的均衡方法。均衡簡(jiǎn)單修改復(fù)用器結(jié)構(gòu)，將壓縮能夠重新編碼的三聯(lián)數(shù) 量最大化。 本文描述了面向基于 4LUT 的 FPGA 算法，例如 Altera Stratix I 和 Cyclone 器件。新的 FPGA 體系結(jié)構(gòu)可使用不同大小的查找表（如 Stratix II 體系結(jié)構(gòu)能夠采用 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 6 輸入 LUT）?？刹捎帽疚年U述的方法來(lái)進(jìn)一步減小這些體系結(jié)構(gòu)的面積。這正是當(dāng)前研究的主題。 8. 參考文獻(xiàn) [1] A High Performance 32bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2020 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 6170. 2020. [2] Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2020, \user2user [3] The Stratix Device Handbook(vol 1). Altera Corporation, 2020 [4] 1076? IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076?2020. [5] IEEE Standard Verilog174。 Hardware Description Language. IEEE Computer Society. IEEE Std 13642020.
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