【正文】 用器總線在設(shè)計中是怎樣生成的。第 6. 結(jié)果 節(jié)列出了來自 120 個 Altera 真實用戶設(shè)計實例的基準(zhǔn)測試結(jié)果，測試表明面積減少超過 20%，平均節(jié)省了 %。 顯示了“ ifthenelse” 聲明是怎樣產(chǎn)生一個 2:1 復(fù)用器鏈的 。 所示， ifthenelse 聲明中含 有 case 聲明就會產(chǎn)生這種現(xiàn)象。盡管這些結(jié)構(gòu)控制編碼不同，但是它們都具有4 個不同的數(shù)據(jù)輸入，因此可以當(dāng)作 4:1 復(fù)用器。低位控制比特 S1 旁路 c 和 d 輸入，直接進入第二個 4LUT，對 a 或者 b 輸入進行選擇，其結(jié)果成為第二個 4LUT 的輸出。假設(shè)控制輸 入由不相關(guān)的邏輯饋入，那么這種轉(zhuǎn)換至多需要兩個額外的 4LUT控制邏輯。下一節(jié)將闡述形成數(shù)量最多三聯(lián)的新方法。否則，將此 2:1 復(fù)用器作為一個新復(fù)用器樹的首復(fù)用器。寬總線可以將由壓縮引入的控制邏輯開銷降低到最小。同樣，當(dāng) c c c6 為“假”時，選擇輸入“ g”，即 (c6 AND (NOT c3))也是“假”。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 均衡算法由 圖 12 的遞歸定義。 right)。 4 或 5 個復(fù)用器則需要進行重構(gòu)，以免剩余無法處理的復(fù)用器，這種重構(gòu)方法在圖 13 和圖 14中示出。結(jié)構(gòu)相似的復(fù)用 器樹然后合并形成 節(jié)中的總線結(jié)構(gòu)。 雖然復(fù)用器重構(gòu)主要集中在減小面積上（例如，減少所需 4LUT 的數(shù)量），但是對電路速率影響不大，電路平均速率僅降低 1%。 本文還引入了能夠提高壓縮算法效率的均衡方法。 8. 參考文獻 [1] A High Performance 32bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2020 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 6170. 2020. [2] Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2020, \user2user [3] The Stratix Device Handbook(vol 1). Altera Corporation, 2020 [4] 1076? IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076?2020. [5] IEEE Standard Verilog174。盡管可能需要附加 LUT 對 4:1復(fù)用器控制線進行重新編碼，這種代價可以通過采用復(fù)用器總線整體壓縮方法來抵消。所有設(shè)計面積平均減小了 %。 復(fù)用器重構(gòu)以分解大的復(fù)用器為 2:1 復(fù)用器開始。 // primary input: 0 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) muxes } } 圖 12: 均衡算法 均衡中的任何階段，都需要對 1 到 5 個 2:1 復(fù)用器進行均衡（從左側(cè)分支開始最多兩個，從右側(cè)分支開始為兩個，還要算上當(dāng)前的 2:1 復(fù)用器本身）。 left)。 均衡的目的在于通過最少的 重構(gòu)得到最佳的壓縮。這些控制邏輯 同樣可以由總線上的每一個復(fù)用器樹來分擔(dān)?？偩€可直接由結(jié)構(gòu)相同的樹構(gòu)成。這意味著那些離寄存器或者輸出引腳最近的復(fù)用器將排在列表前面。但是，這兩種轉(zhuǎn)換必須在寬度大于 2 的復(fù)用器總線上進行，以減小所需4LUT 的數(shù)量，實際上，如果這兩種轉(zhuǎn)換不在總線上進行，將沒有意義。而復(fù)用器重構(gòu)算法采用新穎的將整個復(fù)用器總線進行轉(zhuǎn)換的方法，這樣，總線上的多個復(fù)用器可以共享控制邏輯，因此，改善后的復(fù)用器結(jié)構(gòu)優(yōu)勢可通過總線上的每個復(fù)用器來實現(xiàn)。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) S0 低電平時，低位控制比特 S1 在輸入 c 和 d 中進行選擇，其結(jié)果通過第二個4LUT，將 a 或者 b 輸入旁路。 復(fù)用器 代價 在許多情況下，每個 2:1 復(fù)用器都需要一個單獨的 4LUT。 復(fù)用器樹 設(shè)計中復(fù)用器之間的饋入是常見的現(xiàn)象。在這些情況下，可以繼續(xù)將 case 聲明表征為 2:1復(fù)用器樹，但是這種樹結(jié)構(gòu)可能達不到平衡。均衡增加了由壓縮生成的有效4:1 復(fù)用器的數(shù)量。 本文介紹了一種新的復(fù)用器重構(gòu)算法，該算法減小了復(fù)用器在基于 4 輸入查找表（ 4LUT） FPGA 體系結(jié)構(gòu)中所占用的面積。該算法通過減少復(fù)用器所需查找表（ LUT）的數(shù)量來實現(xiàn)。在許多情況下，允許 fMAX略有增加。第二，由于目標(biāo)分區(qū)的布局分散在器件中，因此結(jié)果質(zhì)量會下降，有時甚至非常顯著。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 在 ASIC 設(shè)計流程中，設(shè)計人員要記錄每個分區(qū)的輸入和輸出端口，盡可能避免越過分區(qū)邊界的任何時延。設(shè)計人員能夠在一個已有分區(qū)中，為該層次化實體生成新的分區(qū)，在這種情況下，新分區(qū)中的實體不再是更高級別分區(qū)的組成部分。編譯增強特性在有些情況下，能夠同時有利于縮短編譯時間和達到時序逼近。 編譯增強設(shè)計流程 Quartus II 編譯增強特性改善了標(biāo)準(zhǔn) Quartus II 設(shè)計流程，使設(shè)計人員能夠重新使用、保留前次編譯結(jié)果，節(jié)省編譯時間。只針對特定設(shè)計分區(qū)進行新的編譯，從而能夠顯著縮短設(shè)計迭代時間。 對于當(dāng)今的高密度、高性能 FPGA 設(shè)計 ， 必需具有設(shè)計和調(diào)試階段快速迭代的能力 。 FPGA 設(shè)計人員不僅需要更高的邏輯密度和更快的性能表現(xiàn)，還要求具有嵌入式處理器、數(shù)字信號 處理（ DSP）模塊以及其他硬件 IP 結(jié)構(gòu)等復(fù)雜的器件功能。這些 DSP 塊中的乘法器可以在很高的時鐘速率下運行，可以有效地分時實現(xiàn)復(fù)數(shù)乘法。數(shù)控振蕩器核也能夠產(chǎn)生多種架構(gòu)，它們具有超過 115db 無寄生動態(tài)范圍和非常的高性能。圖 1 是一個框圖，其中 FPGA 能夠通過 IP 功能如 Turbo 編碼器、 ReedSolomon 編碼器、符號交織器、符號映射器和 IFFT，很容易地重配置支持WCDMA/HSPDA 或 標(biāo)準(zhǔn)的基帶發(fā)送功能。一些更復(fù)雜的波形所需的計算能力在標(biāo)準(zhǔn)處理器上是每秒數(shù)百萬條指令（ MIPS），或者如果在 FPGA 實現(xiàn)是數(shù)千個邏輯單元。