【正文】 線寬通常會(huì)超過一個(gè)比特位。 所示， ifthenelse 聲明中含 有 case 聲明就會(huì)產(chǎn)生這種現(xiàn)象。 復(fù)用器樹 設(shè)計(jì)中復(fù)用器之間的饋入是常見的現(xiàn)象。綜合工具由行為級(jí)代碼開始通常會(huì)生成較大的復(fù)用器。注意，復(fù)用器鏈確保如果第一個(gè) if 條件為“真”，將選擇“ a”數(shù)據(jù)輸入，而復(fù)用器其他部分將被忽略。 顯示了“ ifthenelse” 聲明是怎樣產(chǎn)生一個(gè) 2:1 復(fù)用器鏈的 。在這些情況下，可以繼續(xù)將 case 聲明表征為 2:1復(fù)用器樹，但是這種樹結(jié)構(gòu)可能達(dá)不到平衡。采用 Verilog case 聲明的“ parallel case”指令 [5]可產(chǎn)生相似的結(jié)果。本節(jié)闡述兩個(gè)最常用的復(fù)用器生成代碼實(shí)例。第 6. 結(jié)果 節(jié)列出了來自 120 個(gè) Altera 真實(shí)用戶設(shè)計(jì)實(shí)例的基準(zhǔn)測試結(jié)果，測試表明面積減少超過 20%，平均節(jié)省了 %。均衡增加了由壓縮生成的有效4:1 復(fù)用器的數(shù)量。 節(jié)闡述復(fù)用器重構(gòu)算法如何構(gòu)建設(shè)計(jì)中的復(fù)用器樹總線。 第 3. 壓縮 節(jié)介紹了一種叫做壓縮的新技術(shù)，該技術(shù)附加一些控制邏輯，將多個(gè) 2:1 復(fù)用器重新組合為有效的 4:1 復(fù)用器，從而減少了為總線上每一個(gè)比特位 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 實(shí)現(xiàn)復(fù)用器所需要的 4LUT 數(shù)量，所附加的控制邏輯代價(jià)由整個(gè)總線來分擔(dān)。 節(jié)闡述了復(fù)用器是如何由行為級(jí) VHDL[4]或 Verilog[5]代碼產(chǎn)生的， 和 節(jié)闡述復(fù)用器樹和復(fù)用器總線在設(shè)計(jì)中是怎樣生成的。 本文介紹了一種新的復(fù)用器重構(gòu)算法，該算法減小了復(fù)用器在基于 4 輸入查找表（ 4LUT） FPGA 體系結(jié)構(gòu)中所占用的面積。據(jù) 估計(jì)，復(fù)用器一般要占用一個(gè) FPGA設(shè)計(jì) [2] 25%以上的面積。 關(guān)鍵詞 FPGA、復(fù)用器、重構(gòu)、重新編碼、總線、邏輯優(yōu)化、綜合。算法性能關(guān)鍵在于尋找總線上出現(xiàn)的復(fù)用器數(shù)量。該算法通過減少復(fù)用器所需查找表（ LUT）的數(shù)量來實(shí)現(xiàn)。設(shè)計(jì)人員采用該技術(shù)每天能夠進(jìn)行 4至 5 次的高密度 FPGA 設(shè)計(jì)迭代，而采用傳統(tǒng)編譯方法只能進(jìn)行 1 至 2 次迭代，設(shè)計(jì)迭代時(shí)間減少近 70%，明顯縮短了全部開發(fā)時(shí)間。 為幫助修改和優(yōu)化 每個(gè)分區(qū)的位置分配，設(shè)計(jì)人員可采用 Quartus II 軟件的時(shí)序逼近平面布置圖來確定布線擁塞的區(qū)域。 ? 布線階段花費(fèi)的時(shí)間不應(yīng)明顯增加。在許多情況下，允許 fMAX略有增加。然后，早期時(shí)序估算器能夠迅速評(píng)估平面布置圖位置分配或邏輯修改的效果，對(duì)設(shè)計(jì)變量進(jìn)行快速迭代，幫助 設(shè)計(jì)人員找到最佳方案。估算結(jié)果平均在實(shí)際設(shè)計(jì)性能的 11％以內(nèi)。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 不帶有位置分配的典型器件平面布置圖。第二，由于目標(biāo)分區(qū)的布局分散在器件中，因此結(jié)果質(zhì)量會(huì)下降，有時(shí)甚至非常顯著。這樣做會(huì)直接導(dǎo)致兩個(gè)不利結(jié)果。 對(duì)于采用編譯增強(qiáng)的設(shè)計(jì)而言，平面布置圖位置規(guī)劃非常重要，這是因?yàn)楫?dāng)器件中某個(gè)區(qū)域的多數(shù)資源已經(jīng)占用時(shí)，它可以幫助避免適配器向該區(qū)域放置或替換部分設(shè)計(jì)。 生成設(shè)計(jì)平面布置圖 一旦完成設(shè)計(jì)分區(qū)后，設(shè)計(jì)人員應(yīng)在器件中為每個(gè)分區(qū)分配一個(gè)物理位置。 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 在 ASIC 設(shè)計(jì)流程中，設(shè)計(jì)人員要記錄每個(gè)分區(qū)的輸入和輸出端口，盡可能避免越過分區(qū)邊界的任何時(shí)延。由于采用分區(qū)時(shí)，不會(huì)出現(xiàn)交叉邊界優(yōu)化，設(shè)計(jì)結(jié)果質(zhì)量以及性能會(huì)隨著分區(qū)數(shù)量的增加而下降。在采用編譯增強(qiáng)技術(shù)建立設(shè)計(jì)時(shí)，建議 設(shè)計(jì)人員將每個(gè)設(shè)計(jì)分區(qū)分配給一個(gè)物理區(qū)域，來提高結(jié)果質(zhì)量。一個(gè)邏輯設(shè)計(jì)分區(qū)不是指器件的物理部分，不用于直接控制邏輯布局。設(shè)計(jì)人員能夠在一個(gè)已有分區(qū)中，為該層次化實(shí)體生成新的分區(qū)，在這種情況下，新分區(qū)中的實(shí)體不再是更高級(jí)別分區(qū)的組成部分。 由于分區(qū)必需由層次化的邊界進(jìn)行隔離，因此分區(qū)無法成為一個(gè)層次化實(shí)體中邏輯的一部分。生成分區(qū)使編譯器不對(duì)整個(gè)分區(qū)邊界進(jìn)行優(yōu)化，但仍可以通過對(duì)每個(gè)分區(qū)分別進(jìn)行綜合和布局，來實(shí)現(xiàn)編譯增強(qiáng)技術(shù)。 設(shè)計(jì)分區(qū)和設(shè)計(jì)層次 通常的設(shè)計(jì)實(shí)踐是生成模塊化或?qū)哟位脑O(shè)計(jì)，對(duì)實(shí)體分別進(jìn)行設(shè)計(jì)，然后在高級(jí)工程中例化，形成一個(gè)完整的設(shè)計(jì)。編譯增強(qiáng)特性在有些情況下，能夠同時(shí)有利于縮短編譯時(shí)間和達(dá)到時(shí)序逼近。 設(shè)計(jì)人員可能希望在設(shè)計(jì)主體完成后，在設(shè)計(jì)后期修改或優(yōu)化一個(gè)特定模塊時(shí)，采用編譯增強(qiáng)技術(shù)。但是，對(duì)于有些情況，需要采用增強(qiáng)編譯設(shè)計(jì)流程。采用這種方法的原因之一在于能夠得到質(zhì)量最佳的結(jié)果。 編譯增強(qiáng)設(shè)計(jì)流程 Quartus II 編譯增強(qiáng)特性改善了標(biāo)準(zhǔn) Quartus II 設(shè)計(jì)流程，使設(shè)計(jì)人員能夠重新使用、保留前次編譯結(jié)果，節(jié)省編譯時(shí)間。分區(qū)可以組合、合并形成網(wǎng)表后，進(jìn)入后面的 Quartus II 編譯流程。而編譯增強(qiáng)特性使設(shè) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 計(jì)人員能夠沿任意層次邊界劃分設(shè)計(jì)分區(qū)。設(shè)計(jì)人員還可以只對(duì)特定設(shè)計(jì)分區(qū)采用物理綜合等優(yōu)化技術(shù)，而不改動(dòng)其他模塊。只針對(duì)特定設(shè)計(jì)分區(qū)進(jìn)行新的編譯，從而能夠顯著縮短設(shè)計(jì)迭代時(shí)間。這種性能保留特性使設(shè)計(jì)人員能夠以更少的設(shè)計(jì)迭代，更高效的達(dá)到時(shí)序逼近 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) 中國最龐大的下資料庫 (整理 . 版權(quán)歸原作者所有 ) Quartus II 編譯增強(qiáng)設(shè)計(jì)流程。性能保留是增強(qiáng)編譯技術(shù)的另一個(gè)主要優(yōu)勢。與相應(yīng)的 ASIC 相比， FPGA 編譯效率更高， ASIC 即使采用增強(qiáng)方法，仍需要幾小時(shí)到幾天的時(shí)間來完成編譯，而 FPGA 編譯只需要幾分鐘到幾小時(shí)的時(shí)間。 對(duì)于當(dāng)今的高密度、高性能 FPGA 設(shè)計(jì) ， 必需具有設(shè)計(jì)和調(diào)試階段快速迭代的能力 。設(shè)計(jì)人員采用標(biāo)準(zhǔn)編譯設(shè)計(jì)流程來優(yōu)化部分設(shè)計(jì)時(shí)序性能時(shí)也會(huì)降低設(shè)計(jì)效率。 II 軟件 增強(qiáng)編譯技術(shù)明顯縮短設(shè)計(jì)迭代時(shí)間，在關(guān)鍵性能通路上進(jìn)行設(shè)計(jì)優(yōu)化，保持性能已達(dá)到要求的區(qū)域特性不變，該技術(shù)是前所未有的，極大的提高了設(shè)計(jì)效率。 FPGA 器件供應(yīng)商一直努力提高編譯時(shí)間效率，改善時(shí)序逼近流程，但是卻無法滿足設(shè)計(jì)人員更高效工作的要求。 FPGA 設(shè)計(jì)人員不僅需要更高的邏輯密度和更快的性能表現(xiàn)，還要求具有嵌入式處理器、數(shù)字信號(hào) 處理（ DSP）模塊以及其他硬件 IP 結(jié)構(gòu)等復(fù)雜的器件功能。另外，結(jié)合通用處理器或 DSP，它們