【文章內(nèi)容簡介】 設(shè)計均可進行仿真。 ? 時序仿真 在設(shè)計實現(xiàn)后，針對器件的布局、布線方案進行時延仿真，分析定時關(guān)系。 ? 器件測試 在器件編程后，通過實驗或借助于測試工具，測試器件最終功能和性能指標(biāo)。 FPGA／ CPLD 開發(fā)工具 集成的 FPGA／ CPLD開發(fā)環(huán)境：這類軟件都是由 FPGA／ CPLD芯片廠家提供，基本都可以完成所有的設(shè)計輸入 (原理圖或 HDL)、仿真、綜合、布線、下載等工作。 Max+plusII是 Altera公司的 PLD開發(fā)軟件，使用者眾多。 HDL前端輸入與系統(tǒng)管理軟件：這類軟件主要是幫助用戶完成 HDL文本的編輯和輸人工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開發(fā)軟件或者綜合／仿真工具中自帶的文本編輯器。 HDL邏輯綜合軟件：這類軟件將把 HDL語言翻譯成最基本的與或非門的連接關(guān)系 (網(wǎng)表 )，輸出 edf文件， 導(dǎo)給 FPGA／ CPLD廠家的軟件進行試配和布線。 HDL仿真軟件：對設(shè)計進行校驗仿真，包括布線以前的功能仿真 (前仿真 )和布線以后包含延時的時序仿真 (后仿真 )，對于一些復(fù)雜的 HDL設(shè)計可能需要軟件專業(yè)的仿真功能。 9 FPGA／ CPLD 未來發(fā)展方向 以 FPGA、 CPLD 為代表的現(xiàn)場可編程邏輯電路的主要發(fā)展方向為： 1）、為了迎接系統(tǒng)級芯片時代，向密度更高、速度更快、頻帶更寬的數(shù)百萬門超大規(guī)模的方向發(fā)展。 2）、為了方便用戶設(shè)計和特殊功能應(yīng)用，向嵌入通用或標(biāo)準(zhǔn)功能模塊方向發(fā)展。 3）、為了適應(yīng)全球 環(huán)保潮流，向低壓、低功耗的綠色元件方向發(fā)展。 同時，模擬可編程陣列、數(shù) /?；旌峡删幊剃嚵校瑒討B(tài)可重構(gòu)陣列器件等新概念也正在涌現(xiàn)。 深亞微米技術(shù)的發(fā)展正在推動片上系統(tǒng)（ SOPC）的發(fā)展。越來越多的復(fù)雜 IC 需要 SOPC 技術(shù)來制造。而 SOPC 要利用深亞微米技術(shù)才能實現(xiàn)。隨著深亞微米技術(shù)的發(fā)展，使 SOPC 的實現(xiàn)成為可能。與以往的芯片設(shè)計不同， SOPC 需要對 IC 和產(chǎn)品中實現(xiàn)的方法進行根本的重新評估。新的 SOPC 實現(xiàn)要求一種著重于快速投放市場的、具有可重構(gòu)性、高效自動化的設(shè)計方法。這種方法的主 要要素是： a、 系統(tǒng)級設(shè)計方法； b、 高級的多處理器和特長指令字（ VLIW）； c、應(yīng)用級映射和編譯。 但是，真正推動 SOPC 設(shè)計的將是系統(tǒng)級設(shè)計而不是特定的硬件或軟件設(shè)計方法。系統(tǒng)級設(shè)計是把一個應(yīng)用當(dāng)作一個并行的通信任務(wù)系統(tǒng)的設(shè)計，其著重點放在設(shè)計活動的并行性以及在整個應(yīng)用中利用高度并發(fā)的特性。在 SOPC 領(lǐng)域中所要求的關(guān)鍵技術(shù)是在這些平臺上把一個應(yīng)用的系統(tǒng)級描述轉(zhuǎn)化成為一個高效率的實現(xiàn)。 為了實現(xiàn) SOPC，國際上著名的現(xiàn)場可編程邏輯器件的廠商都為此而努力，開發(fā)出適于系統(tǒng)集成的新器件和開發(fā)工具，進 一步促進了 SOPC 的發(fā)展。 10 2 VHDL 硬件描述語言 VHDL 語言 概述 VHDL 語言 的發(fā)展概況 VHDL 是在 70－ 80 年代，由美國國防部資助的 VHSIC 項目開發(fā)的產(chǎn)品。這種語言首次開發(fā)出來時，其目標(biāo)僅是作為一個電路文本化的一種標(biāo)準(zhǔn)，為了使人們用文本方式描述設(shè)計能夠被其它人所理解。同時，也被用來作為模型語言，方便于采用軟件來進行模擬。 VHDL 于 1987 年由 IEEE1076 標(biāo)準(zhǔn)所確認。 1988 年， Milstd454 規(guī)定所有為國防部設(shè)計的 ASIC 產(chǎn)品 必須采用 VHDL 來描述。 1993 年， IEEE1076 標(biāo)準(zhǔn)被升級、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE1164。 1996 年， 成為 VHDL 綜合標(biāo)準(zhǔn)。 20 世紀(jì) 90 年代，引起數(shù)字系統(tǒng)設(shè)計方式發(fā)生突破性技術(shù)變革的技術(shù)是 VHDL 技術(shù)。 [VHDL－ Very High Speed Integrated Circuit(VHSIC) Hardware Description Language]作為 IEEE－1076 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，隨著各種 EDA 工具和集成電路的普遍 認同和推廣，目前正在全球范圍內(nèi)先進工業(yè)國家的電子系統(tǒng)設(shè)計領(lǐng)域獲得廣泛應(yīng)用。今天， VHDL 已成為數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。 VHDL 設(shè)計與傳統(tǒng)設(shè)計技術(shù)的優(yōu)勢比較 1．傳統(tǒng)的設(shè)計方式 就小規(guī)模的設(shè)計靈活性和集成度來說，低于 500 門的簡單 PLD 經(jīng)常被成功地采用。其傳統(tǒng)的設(shè)計技術(shù)，諸如卡諾圖，常用來生成在 PLD 中實現(xiàn)設(shè)計功能的設(shè)計方程。使用具有一定語言規(guī)則的簡單語言來形成組合和寄存形式方程，設(shè)計者首先以數(shù)據(jù)文件的格式著手設(shè)計方程，然后由軟件來進行方程的綜合，最后形成一個 用于 PLD 器件編程的數(shù)據(jù)文件。同樣，傳統(tǒng)的設(shè)計也可采用電路圖輸入的方式，以電路模塊的積木形式，構(gòu)架系統(tǒng)電路和實現(xiàn)系統(tǒng)功能。 11 2．傳統(tǒng)設(shè)計方式的缺點 對于采用 CPLD、 FPGA 或者 ASIC 的大型系統(tǒng)，上述傳統(tǒng)的邏輯方 程的形式是行不通的，傳統(tǒng)技術(shù)生成邏輯方程的方式既費時又容易出錯，而且在方程式中查找錯誤也是很困難的。同樣，圖形輸入設(shè)計方式也是有局限的。圖形輸入方式有許多優(yōu)點，例如：可以提供設(shè)計的圖形觀察，具有支持圖形階層結(jié)構(gòu)的軟件工具，使設(shè)計構(gòu)成模塊化形式。但是，對于大型復(fù)雜的設(shè)計，純圖形的輸入也是 有其弊端的： 1）控制邏輯往往仍必須用傳統(tǒng)設(shè)計技術(shù)產(chǎn)生。 2）原圖的保持比較困難，在設(shè)計實現(xiàn)過程中，經(jīng)常需要對設(shè)計進行修改，同時，在實現(xiàn)過程中，設(shè)計構(gòu)圖的形式也會改變。 3）圖的方式經(jīng)常需要附一個文本來描述其設(shè)計構(gòu)思和功能，用英語或其他語言形式以能夠?qū)τ脩籼峁┰O(shè)計解釋。 VHDL 設(shè)計方式的優(yōu)點 一個優(yōu)選的設(shè)計方式應(yīng)該能夠提高設(shè)計者的工作效率。較詳細地來概括，它應(yīng)該能促進設(shè)計輸入、設(shè)計理解、設(shè)計維護的便利和快捷。它即使不依賴于解釋，也應(yīng)該能夠較方便于定義。它應(yīng)該是開放的、非專用的、工業(yè)界能接受的 標(biāo)準(zhǔn)。它允許設(shè)計在不同的 EDA 工具環(huán)境之間移植，其模塊可以封裝成獨立單元，重復(fù)使用。它支持階層結(jié)構(gòu)的復(fù)雜設(shè)計和從門級到系統(tǒng)級的設(shè)計，而且可以用于邏輯電路的描述、綜合，并可以支持多層次的設(shè)計描述。 VHDL 和 Verilog 兩種語言能夠滿足數(shù)字邏輯設(shè)計的這些需要。無論是從文本的組合利用，還是綜合，以及對器件和系統(tǒng)的模擬方面， VHDL 都是一個較好的選擇。 VHDL 非常適用于可編程邏輯器件的應(yīng)用設(shè)計，并正在得以普及。在 500－ 100000 門的大容量 CPLD 和 FPGA 的應(yīng)用設(shè)計中，工程師若采用以 往的布爾方程或門級的描述方式，難以快速和有效地完成設(shè)計。而 VHDL 卻能夠提供高級語言結(jié)構(gòu)使工程師很方便地描述大型電路，促進產(chǎn)品的快速上市。它能夠提供支持設(shè)計單元庫的創(chuàng)建，以存儲在附屬子設(shè)計中重復(fù)使用的元件。此外 VHDL 還有以下的一些 優(yōu)點。 1．功能和靈活性 VHDL 具有強大的語言結(jié)構(gòu)，可用簡單明了的代碼描述來進行復(fù)雜 12 控制邏輯的設(shè)計。為了有效地控制設(shè)計實現(xiàn)，它還具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復(fù)使用的元件生成，它支持階層設(shè)計，且提供模塊化設(shè)計的創(chuàng)建。 VHDL 是一種設(shè)計、模擬、綜合的標(biāo)準(zhǔn)硬 件描述語言。圖 是 VHDL 支持多種描述方式的例子： 圖 VHDL 支持多種描述方式 2．非依賴器件的設(shè)計 VHDL 允許設(shè)計者生成一個設(shè)計并不需要首先選擇一個用來實現(xiàn)設(shè)計的器件。對于同一個設(shè)計描述，可以采用多種不同器件結(jié)構(gòu)來實現(xiàn)其功能。若對設(shè)計進行資源利用和性能方面的優(yōu)化，也并不要求設(shè)計者非常熟悉器件的結(jié)構(gòu)才行。 VHDL 支持多種形式的設(shè)計描述，為有不同需要的設(shè)計者提供了方便。 3．可移植性 VHDL 的可移植能力是允許設(shè)計者對需要綜合的設(shè)計描述進行模擬，在綜合之前對一個數(shù)千門的設(shè)計 描述進行模擬，可以節(jié)約設(shè)計者可觀的時間。這時發(fā)現(xiàn)設(shè)計上的錯誤就能夠在設(shè)計實現(xiàn)之前給予糾正。因為 VHDL 是一個標(biāo)準(zhǔn)語言，故 VHDL 設(shè)計描述可以被不同的工具支持。從一個平臺移植到另一個平臺上去執(zhí)行。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計項目中采用。在某 EDA 工具中構(gòu)成的技術(shù)訣竅，在其他工具中同樣可以采用。 VHDL 的可移植性如圖 13 圖 任一生產(chǎn)商的器件 VHDL 不依賴器件的可移植性 1）性能評估能力 非依賴器件的設(shè)計和可移植能力允許設(shè)計者可采用不同的器件結(jié)構(gòu)和不同的綜合 工具來評估設(shè)計。后者開始設(shè)計之前，無需了解采用何種器件。設(shè)計者可以進行一個完整的設(shè)計描述，并且對其進行綜合。生成選項的器件結(jié)構(gòu)的邏輯功能。然后再評估設(shè)計結(jié)果，選用最適合你設(shè)計所需的器件。為了衡量綜合質(zhì)量，同樣可用不同的綜合工具對綜合結(jié)果進行分析、評估。 2） ASIC 的移植 VHDL 語言的效率體現(xiàn)之一，就是如果你的設(shè)計是被綜合到一個 CPLD 或 FPGA 的話，則可以使設(shè)計者設(shè)計的產(chǎn)品以最快的速度上市。當(dāng)產(chǎn)品的產(chǎn)量達到相當(dāng)?shù)臄?shù)量時，采用 VHDL 能很容易地幫助設(shè)計者轉(zhuǎn)化成 ASIC 的設(shè)計，可以確保 ASIC 廠商交付出優(yōu)良品質(zhì)的器件產(chǎn)品。 3）上市時間快，成本低 VHDL 語言和可編程邏輯很好地結(jié)合，將大大提高數(shù)字單片設(shè)計實現(xiàn)速度。 VHDL 語言使設(shè)計描述快捷、方便，可編程邏輯應(yīng)用則將產(chǎn)品設(shè)計的前期風(fēng)險投資降至最低，并促進設(shè)計的快速復(fù)制簡單易行。同時，多種綜合工具支持這種形式的設(shè)計。 VHDL 和可編程邏輯的黃金組合作為一種強有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度。 14 VHDL 語言介紹 VHDL 語言的結(jié)構(gòu) 一個完整的 VHDL 設(shè)計是由實體說明 (Entity Declaration）和構(gòu)造體 (Architecture Body)說明構(gòu)成。而且，一個 VHDL 程序按需要調(diào)用不同的庫和程序包。 1． VHDL 中的庫和程序包 庫 (Library)是用來存放可編譯的設(shè)計單元的地方，通過其目錄可查詢和調(diào)用。不同的庫存放不同的設(shè)計單元，不同的編譯軟件相同功能的庫的名稱也不盡相同。在程序的開頭要按需要調(diào)用不同的庫，這些庫的調(diào)用通過 Library 語句來實現(xiàn)。 比如要調(diào)用 IEEE 庫，則可以用 Library ieee 語句調(diào)用。 程序包 (Packages)是一種使其中的類型、元件、函數(shù)和其它說明對設(shè)計單元可見的類型、元件和子程序；而包體則用來存放說明中的函數(shù)和子程序。例如，下面的語句就實現(xiàn)了調(diào)用程序包 std_logic_1164 中的所有單元 (all)。 Library ieee。 Use library 。 2．實體 實體是能夠表達完整系統(tǒng)、電路板、芯片、小函數(shù)和邏輯門功能的設(shè)計概述。實體說明主要描述設(shè)計實體的輸入和輸出 (I/O)，也可以描述一些參數(shù)化的數(shù)值。實體說明可看做一個電路的符號來理解，其描述一個元 件和設(shè)計其余部分的連接關(guān)系。 如： library ieee。 use 。 entity eqp4 is port( a,b:in std_logic_vector(3 downto 0)。 equals:out std_logic)。 end eqp4。 上面的實體定義了兩個四位的輸入端口 a 和 b 及一位的輸出端口 equals。 3．構(gòu)造體 15 構(gòu)造體主要用來說明實體的存在，即描述一個實體的功能。 VHDL 允許采用不同的格式來寫設(shè)計者設(shè)計的構(gòu)造。這 些格式可以是行為級、數(shù)據(jù)流和結(jié)構(gòu)化描述方式，或者是這些格式的任意組合。 如： architecture bool of eqp4 is begin equals = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3))。 end bool。 上面的構(gòu)造體描述了輸出 equals 和兩輸入 a、 b 之間的構(gòu)造關(guān)系。 VHDL 主要語法簡介 VHDL 的語法有很多內(nèi)容，限于 篇幅限制，不能面面俱到，下面僅介紹本研究課題所涉及的內(nèi)容。 1） 組合邏輯設(shè)計 a、 并發(fā)語句 用于描述數(shù)據(jù)流描述的并發(fā)語句有：選擇信號賦值語句(withselectwhen)和條件信號賦值語句 (whenelse)。 信號賦值語句如 ： with a select b=”0000” when ?0?。 “0001” when ?1?。 上面的賦值語句描述的是一個譯碼電路，當(dāng)輸入 a 為’ 0’時輸出 b 為” 0000”，為’ 1’時輸出 b 為’ 1’。 條件賦值語句如： x = a when(s=?0?)else b when(s=?1?)。 上面描述的是一個二選一的電路。當(dāng)選擇線 s 為’ 0’時輸入 a 選通，當(dāng) s 為’ 1’時輸入 b 選通。 b、 順序語句 順序語句用在進程 (Process)內(nèi)，其語法結(jié)構(gòu)為 if(condition) then do something。 else(elsif(conditi