【正文】 VI 乒乓球行進(jìn)方向控制模塊 ................... 37 乒乓球行進(jìn)方向控制模塊 VHDL 程序 .......... 37 乒乓球行進(jìn)方向控制模塊程序仿真圖 ......... 38 芯片選擇以及資源分配情況 .......................... 39 總結(jié) .............................................. 41 致 謝 ............................................ 42 參考文獻(xiàn) .......................................... 43 1 前言 電子系統(tǒng)設(shè)計(jì)的變革是從八十年代中期開始的。電路設(shè)計(jì)平臺采用的美國ALTERA公司的 EDA軟件 MAX+plusII。 基于 VHDL 的乒乓球游戲電路設(shè)計(jì) 作者姓名： 專業(yè)名稱： 信息工 指導(dǎo)教師： I 摘要 人類社會已進(jìn)入到高度發(fā)達(dá)的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進(jìn)步。 該設(shè)計(jì)由模擬乒乓球行進(jìn)路徑的發(fā)光管亮燈控制模塊 (BALL),乒乓球板接球控制模塊 (BOARD),失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 (COUT4), 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COUT10),乒乓球行進(jìn)方向控制模塊(MWAY),失球提示發(fā)聲模塊 (SOUND)和總控制模塊 (BALLCTRL)七個模塊組成。 1984 年， Xilinx（賽靈思）公司發(fā)明了現(xiàn)場可編程門陣列 （ FPGA）器件，隨后研制了復(fù)雜可編程邏輯器件（ CPLD）。 EDA 技術(shù)是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ hardware description language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、結(jié)構(gòu) 綜合（布局布 線），以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。在整個設(shè)計(jì)過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。 ASIC 設(shè)計(jì) 現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用 ASIC (Application Specific Integrated Circuits)芯片進(jìn)行設(shè)計(jì)。 上述 ASIC 芯片，尤其是 CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。其用戶的可編程特性，使得 LCA 具有一個極強(qiáng)的邏輯解來實(shí)現(xiàn)一個優(yōu)化的門陣列的密度水平。 配置存儲器是一種靜態(tài)存儲器（ Static RAM），具有高度的可靠性、抗噪聲能力和綜合可測性能。 基于 PROM 或 E2PROM 編程的 CPLD 基于 EPROM 或 E2PROM 編程的 CPLD，主要由可編程 I/O 模塊、可編程邏輯單元模塊（ LB）、可編程布線池（ PIA）組成。 ? 時序仿真 在設(shè)計(jì)實(shí)現(xiàn)后，針對器件的布局、布線方案進(jìn)行時延仿真，分析定時關(guān)系。 2）、為了方便用戶設(shè)計(jì)和特殊功能應(yīng)用，向嵌入通用或標(biāo)準(zhǔn)功能模塊方向發(fā)展。新的 SOPC 實(shí)現(xiàn)要求一種著重于快速投放市場的、具有可重構(gòu)性、高效自動化的設(shè)計(jì)方法。同時，也被用來作為模型語言，方便于采用軟件來進(jìn)行模擬。 VHDL 設(shè)計(jì)與傳統(tǒng)設(shè)計(jì)技術(shù)的優(yōu)勢比較 1．傳統(tǒng)的設(shè)計(jì)方式 就小規(guī)模的設(shè)計(jì)靈活性和集成度來說，低于 500 門的簡單 PLD 經(jīng)常被成功地采用。 2）原圖的保持比較困難，在設(shè)計(jì)實(shí)現(xiàn)過程中，經(jīng)常需要對設(shè)計(jì)進(jìn)行修改，同時，在實(shí)現(xiàn)過程中，設(shè)計(jì)構(gòu)圖的形式也會改變。 VHDL 和 Verilog 兩種語言能夠滿足數(shù)字邏輯設(shè)計(jì)的這些需要。為了有效地控制設(shè)計(jì)實(shí)現(xiàn)，它還具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可重復(fù)使用的元件生成，它支持階層設(shè)計(jì)，且提供模塊化設(shè)計(jì)的創(chuàng)建。因?yàn)? VHDL 是一個標(biāo)準(zhǔn)語言，故 VHDL 設(shè)計(jì)描述可以被不同的工具支持。然后再評估設(shè)計(jì)結(jié)果，選用最適合你設(shè)計(jì)所需的器件。 14 VHDL 語言介紹 VHDL 語言的結(jié)構(gòu) 一個完整的 VHDL 設(shè)計(jì)是由實(shí)體說明 (Entity Declaration）和構(gòu)造體 (Architecture Body)說明構(gòu)成。 Library ieee。 equals:out std_logic)。 上面的構(gòu)造體描述了輸出 equals 和兩輸入 a、 b 之間的構(gòu)造關(guān)系。當(dāng)選擇線 s 為’ 0’時輸入 a 選通，當(dāng) s 為’ 1’時輸入 b 選通。 end process。 else b=b。例如，設(shè)計(jì)的功能是什么？對所需的信號建立時間、時鐘輸出時間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑等這些需求，要有一個明確的定義，這將有助于我們的設(shè)計(jì)，然后再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件結(jié)構(gòu)，進(jìn)行設(shè)計(jì)綜合。 決定了設(shè)計(jì)方式后，根據(jù) VHDL 具體的語法結(jié)構(gòu)，參照一些功能塊、數(shù)據(jù)狀態(tài)圖等設(shè)計(jì)代碼。但是，通常我們不必花太多的時間先去模擬源代碼，因?yàn)樵诰C合后，往往會發(fā)現(xiàn)為了實(shí)現(xiàn)性能目標(biāo)，將需要修改我們的設(shè)計(jì)。 圖 設(shè)計(jì)綜合和優(yōu)化的過程 布局布線（ Place and Route）。如果時延模擬結(jié)果不能滿足設(shè)計(jì)的要求，就需要重新綜合，并將設(shè)計(jì)重新裝配于新的器件之中，期間不乏反復(fù)嘗試各種綜 合過程或裝配過程，或選擇不同速度品質(zhì)的器件。 圖 為頂層設(shè)計(jì)原理圖。 24 失球提示發(fā)聲模塊 (SOUND)的設(shè)計(jì) 失球提示發(fā)聲模塊 圖 CLK 為發(fā)聲時鐘脈沖 SIG 為正確接球信號 EN 為球拍接球脈沖 SOUT 為提示聲輸出 失球提示發(fā)聲模塊 的 VHDL 程序 文件名： 失球提示發(fā)聲模塊 library ieee。球拍接球，沒接到時，發(fā)提示聲 end。左球拍 bbin:in std_logic。乒乓球燈清零信號 ballen:out std_logic)。球拍接球脈沖 process(clr,clk,bd) begin if(clr=39。)then 球拍發(fā)球或接球時 ballclr=39。 系統(tǒng)處在接球狀態(tài) else 接球失敗 ballen=39。 end if。 use 。 begin process(clk,clr,en) 30 begin if(clr=39。) then使能允許，乒乓球 燈前進(jìn)時鐘上升沿 if(way=39。 end if。 乒乓球板接球控制模塊 (BOARD)的設(shè)計(jì) 乒乓球板接球控制 模塊 圖 BALL 為接球點(diǎn)，也就是乒乓球燈的末端 NET 為乒乓球燈的中點(diǎn) BCLK 為球拍接球信號 SERVE 為發(fā)球信號 COUCLK 為失球計(jì)數(shù)時鐘信號 SERCLK 正確接球信號 乒乓球板接球控制 模塊 的 VHDL 程序 文件名： 乒乓拍模塊 library ieee。正確接球信號，接到球?yàn)??1? end board。event and bclk=39。)then serclk=39。 end if。 use 。) then qqout=0000。139。 end process。 use 。) then qqout=0000。139。) then if(qqout0010)THEN qqout=0000。 begin process(clr,clk) 36 begin if(clr=39。 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 (COU4)設(shè)計(jì) 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 圖 數(shù)器高位計(jì)數(shù)模塊圖 CLK 為系統(tǒng)的時鐘脈沖 CLR 為系統(tǒng)復(fù)位信號 COUT 為進(jìn)位信號 QOUT 為四進(jìn)制計(jì)數(shù)器 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 VHDL 程序 文件名： 四進(jìn)制計(jì)數(shù)器用來做失球高位計(jì)數(shù) library ieee。 end if。) then if(qqout1000)THEN qqout=0000。 begin process(clr,clk) begin if(clr=39。 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COU10)設(shè)計(jì) 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 圖 CLK 為系統(tǒng)的時鐘脈沖 CLR 為系統(tǒng)復(fù)位信號 COUT 為進(jìn)位信號 QOUT 為 失球計(jì)數(shù)器 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 VHDL 程序 文件名： 十進(jìn)制計(jì)數(shù)器用來做失球低位計(jì)數(shù) library ieee。 end if。系統(tǒng)處于發(fā)球狀態(tài)時，發(fā)球成功 else系 統(tǒng)處于接球狀態(tài) if(ball=39。039。發(fā)球信號 couclk:out std_logic。設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clk=?1?時，乒乓球燈清零，當(dāng)使能允許后，乒乓球燈處在乒乓球燈前進(jìn)時鐘上升沿時且乒乓球燈前進(jìn)方向向右 31 時，乒乓球燈右移，否則，乒乓球燈左移。 lamp(9)=39。event and clk=39。乒乓球燈 end ball。 29 乒乓球行徑的發(fā)光管亮燈控制模塊 (BALL)設(shè)計(jì) 乒乓球燈模塊 圖 CLK 為乒乓球燈前進(jìn)時鐘 CLR 為乒乓球燈清零脈沖 WAY 為乒乓球燈前進(jìn)方向 EN 為乒乓球燈使能 BALLOUT 為乒乓球燈 乒乓球燈模塊 的 VHDL 程序 文件名： 乒乓球燈模塊 library ieee。039。乒乓球燈使能允許 serve=39。 乒乓球燈清零 else 系統(tǒng)正常 if(bd=39。 serclk=ser。發(fā)球狀態(tài)信號 serclk:out std_logic。 entity ballctrl is port(clr:in std_logic。 提示聲輸出，接喇叭 end sound。 當(dāng)我們對 souclk， clr， clk， bbin 和 bain 設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=?1?時，系統(tǒng)復(fù)位，此后系統(tǒng)正常工作，此時右拍給出發(fā)球信號，乒乓球向左運(yùn)動 ，當(dāng)乒乓球運(yùn)動到末端后對方未將球反接了過來，所以右選手被 記上 1 分，并給出出錯提示。 三、設(shè)計(jì)意義 以 VHDL和 FPGA 為特征的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)是將來 ASIC設(shè)計(jì)的主要發(fā)展趨勢之一，通過本課題研究，學(xué)習(xí)和掌握數(shù)字邏輯的 VHDL 設(shè)計(jì)方法和系統(tǒng)功能的 FPGA 實(shí)現(xiàn)方法 ，推動了數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的應(yīng)用。 布 局 布 線 后 設(shè) 計(jì) 模 塊 的 模 擬 （ Simulate the Postlayout DesignModel） 即使在設(shè)計(jì)綜合之前進(jìn)行了設(shè)計(jì)模擬，在設(shè)計(jì)被裝配（或布局布線）后，還需要對設(shè)計(jì)再進(jìn)行模擬。 優(yōu)化（ Optimize） 。當(dāng)然，大型設(shè)計(jì)往往是階層結(jié)構(gòu)的序列子設(shè)計(jì)或模塊的組合。前兩種方式包含設(shè)計(jì)階層的生成，而后一種是將描述的電路當(dāng)作單模塊電路進(jìn)行。 VHDL 設(shè)計(jì)綜合過程 通常，設(shè)計(jì)過程可劃分為下述 6 個步驟： （ 1）設(shè)計(jì)要求的定義； 17 （ 2）用 VHDL 進(jìn)行設(shè)計(jì)描述（系統(tǒng)描述與代碼設(shè)計(jì)）； （ 3）源代碼模擬； （ 4）設(shè)計(jì)綜合，設(shè)計(jì)優(yōu)化和設(shè)計(jì)的布局布線； （ 5）布局布線后的設(shè)計(jì)模塊模擬； （ 6）器件編程。 Process 的語句中帶有 1 個或幾個信號變量，這些變量稱為敏感量，一旦敏感量發(fā)生了變化， process 就啟動，下一次再有變化則重新啟動 process，如此反復(fù)。 如： process(clk,a,b) begin if clk=?1?a nd clk?event then a=b。 條件賦值語句如： x = a when(s=?0?)else b when(s=?1?)。 如： architecture bool of eqp4 is begin equals = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3))。 use 。 程序包 (Packages)是一種使其中的類型、元件、函數(shù)