【正文】 g a manufacturingto progress unremittingly technically and willing put forward a new request to the EDA technique necessarily. The mission of this time design is the pingpong game which designs according to the VHDL language electric circuit adopt an EDA technique to carry on a design to the core electric circuit, plete a design behind use a VHDL description of the source procedure download target chip up bine as to it39。通過使用自頂向下的層次化的設(shè)計方法，實(shí)現(xiàn)了乒乓球游戲的所有功能。 本次設(shè)計的任務(wù)是設(shè)計一個基于 VHDL語言的乒乓球游戲電路?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個晶體管；后者的核心就是 EDA 技術(shù)。我們采用 EDA技術(shù)對核心電路進(jìn)行設(shè)計，完成設(shè)計后把用 VHDL描述的源程序下載到目標(biāo)芯片上并對其功能進(jìn)行仿真。 關(guān)鍵詞 : 乒乓球游戲 EDA VHDL MAX+plus II FPGA II Abstract Society has already got into the height flourishing informationbasedsociety, information society of the development can not get away from the progress of electronics electronics product at the function raises, plications enlarge of in the meantime, but the price has been presenting to descend trend, and the product renewal change the step of generation also more and more quick, the main reason which carries out this kind of progress is to produce ma nufacturing technique and electronics to design a technical former takes very small processing technology as to represent, having already made progress a deeply second micron stage currently, can at several square minimeter the chip of the rice up integrate few ten millions transistor。s the function carry on imitating really. The circuit design platform uses American ALTERA Corporation39。關(guān)于可編程 ASIC，對于半導(dǎo)體制造廠家而言，可按照一定的規(guī)格以通用器件形式大批量地生產(chǎn)；對于用戶，可按通用器件規(guī)格從市場上選購，再由用戶自己通過現(xiàn)場的設(shè)計、編程，實(shí)現(xiàn) ASIC 系統(tǒng)的要求。同時，隨著 FPGA 產(chǎn)品的高度集成化、系統(tǒng)化，以及 FPGA 廠商日益完善的遠(yuǎn)程控制方案，大大縮短和簡化了工程技術(shù)人員的硬件設(shè)計和升級的過程，提高了用戶產(chǎn)品設(shè)計和實(shí)現(xiàn)的工作效率。 EDA 技術(shù)的發(fā)展 回顧近 30 年電子設(shè)計技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個階段。 (3)九十年代為 ESDA 階段。 3 ESDA 技術(shù)的基本特征 ESDA 代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照 自頂向下 的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰?設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 IC 廠家掩 膜制造完成。可編程邏輯芯片與上述掩膜 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實(shí)驗 室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。其基本結(jié)構(gòu)如圖 所示。 LCA 像一個門陣列，通過內(nèi)部的可編程布線通道的內(nèi)部布線網(wǎng)絡(luò)，把邏輯晶體管（這里稱 可編程邏輯塊 CLB）按設(shè)計要求連接在一起以綜合陣列中的邏輯功能。即通過對分布的 SRAM 的不同的加電配置，來決定幾個部分的邏輯定義。配置存儲器是一種靜態(tài)存儲器，具有高度的可靠性、抗噪音能力和綜合可測性能。 FPGA 中點(diǎn)陣排布的這些單元，在配置時寫入，而在回讀（ Read Back 是一種驗證配置是否正確的操作）時讀 出。 圖 SRAM 基本單元結(jié)構(gòu) 6 圖 SRAM 基本單元結(jié)構(gòu) 近年來， Xilinx 公司研制開發(fā)的 FPGA 系列產(chǎn)品的主要特征是不斷地推出新器件和開發(fā)工具，力求使芯片的速度更高、功耗更低。 CPLD 的結(jié)構(gòu)見圖 。 ? 設(shè)計輸入編譯 設(shè)計輸入原理圖 編 譯 功 能 效 驗 時 序 效 驗 器 件 編 程 在 線 效 驗 產(chǎn) 品 更 改 設(shè) 計 8 在編譯過程中，編譯軟件自動對設(shè)計文件進(jìn)行綜合 、優(yōu)化，并針對所選中的器件進(jìn)行映射、布局、布線，產(chǎn)生相應(yīng)的熔絲圖或位流數(shù)據(jù)文件。 FPGA／ CPLD 開發(fā)工具 集成的 FPGA／ CPLD開發(fā)環(huán)境：這類軟件都是由 FPGA／ CPLD芯片廠家提供，基本都可以完成所有的設(shè)計輸入 (原理圖或 HDL)、仿真、綜合、布線、下載等工作。 HDL仿真軟件：對設(shè)計進(jìn)行校驗仿真，包括布線以前的功能仿真 (前仿真 )和布線以后包含延時的時序仿真 (后仿真 )，對于一些復(fù)雜的 HDL設(shè)計可能需要軟件專業(yè)的仿真功能。 同時，模擬可編程陣列、數(shù) /?；旌峡删幊剃嚵?，動態(tài)可重構(gòu)陣列器件等新概念也正在涌現(xiàn)。隨著深亞微米技術(shù)的發(fā)展，使 SOPC 的實(shí)現(xiàn)成為可能。 但是，真正推動 SOPC 設(shè)計的將是系統(tǒng)級設(shè)計而不是特定的硬件或軟件設(shè)計方法。 10 2 VHDL 硬件描述語言 VHDL 語言 概述 VHDL 語言 的發(fā)展概況 VHDL 是在 70－ 80 年代，由美國國防部資助的 VHSIC 項目開發(fā)的產(chǎn)品。 1988 年， Milstd454 規(guī)定所有為國防部設(shè)計的 ASIC 產(chǎn)品 必須采用 VHDL 來描述。 [VHDL－ Very High Speed Integrated Circuit(VHSIC) Hardware Description Language]作為 IEEE－1076 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，隨著各種 EDA 工具和集成電路的普遍 認(rèn)同和推廣，目前正在全球范圍內(nèi)先進(jìn)工業(yè)國家的電子系統(tǒng)設(shè)計領(lǐng)域獲得廣泛應(yīng)用。使用具有一定語言規(guī)則的簡單語言來形成組合和寄存形式方程，設(shè)計者首先以數(shù)據(jù)文件的格式著手設(shè)計方程，然后由軟件來進(jìn)行方程的綜合，最后形成一個 用于 PLD 器件編程的數(shù)據(jù)文件。圖形輸入方式有許多優(yōu)點(diǎn)，例如：可以提供設(shè)計的圖形觀察，具有支持圖形階層結(jié)構(gòu)的軟件工具，使設(shè)計構(gòu)成模塊化形式。 VHDL 設(shè)計方式的優(yōu)點(diǎn) 一個優(yōu)選的設(shè)計方式應(yīng)該能夠提高設(shè)計者的工作效率。它允許設(shè)計在不同的 EDA 工具環(huán)境之間移植，其模塊可以封裝成獨(dú)立單元，重復(fù)使用。 VHDL 非常適用于可編程邏輯器件的應(yīng)用設(shè)計，并正在得以普及。此外 VHDL 還有以下的一些 優(yōu)點(diǎn)。圖 是 VHDL 支持多種描述方式的例子： 圖 VHDL 支持多種描述方式 2．非依賴器件的設(shè)計 VHDL 允許設(shè)計者生成一個設(shè)計并不需要首先選擇一個用來實(shí)現(xiàn)設(shè)計的器件。 3．可移植性 VHDL 的可移植能力是允許設(shè)計者對需要綜合的設(shè)計描述進(jìn)行模擬，在綜合之前對一個數(shù)千門的設(shè)計 描述進(jìn)行模擬，可以節(jié)約設(shè)計者可觀的時間。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計項目中采用。設(shè)計者可以進(jìn)行一個完整的設(shè)計描述，并且對其進(jìn)行綜合。 2） ASIC 的移植 VHDL 語言的效率體現(xiàn)之一，就是如果你的設(shè)計是被綜合到一個 CPLD 或 FPGA 的話，則可以使設(shè)計者設(shè)計的產(chǎn)品以最快的速度上市。同時，多種綜合工具支持這種形式的設(shè)計。 1． VHDL 中的庫和程序包 庫 (Library)是用來存放可編譯的設(shè)計單元的地方，通過其目錄可查詢和調(diào)用。 程序包 (Packages)是一種使其中的類型、元件、函數(shù)和其它說明對設(shè)計單元可見的類型、元件和子程序；而包體則用來存放說明中的函數(shù)和子程序。 2．實(shí)體 實(shí)體是能夠表達(dá)完整系統(tǒng)、電路板、芯片、小函數(shù)和邏輯門功能的設(shè)計概述。 use 。 上面的實(shí)體定義了兩個四位的輸入端口 a 和 b 及一位的輸出端口 equals。 如： architecture bool of eqp4 is begin equals = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3))。 1） 組合邏輯設(shè)計 a、 并發(fā)語句 用于描述數(shù)據(jù)流描述的并發(fā)語句有：選擇信號賦值語句(withselectwhen)和條件信號賦值語句 (whenelse)。 條件賦值語句如： x = a when(s=?0?)else b when(s=?1?)。 else(elsif(condition) then)) do something。 如： process(clk,a,b) begin if clk=?1?a nd clk?event then a=b。 Clk?event 表示時鐘 (clk)有變化，加上 clk=’ 1’就是上升沿觸發(fā)。 Process 的語句中帶有 1 個或幾個信號變量，這些變量稱為敏感量，一旦敏感量發(fā)生了變化， process 就啟動，下一次再有變化則重新啟動 process，如此反復(fù)。 end process。 VHDL 設(shè)計綜合過程 通常，設(shè)計過程可劃分為下述 6 個步驟： （ 1）設(shè)計要求的定義； 17 （ 2）用 VHDL 進(jìn)行設(shè)計描述（系統(tǒng)描述與代碼設(shè)計）； （ 3）源代碼模擬； （ 4）設(shè)計綜合，設(shè)計優(yōu)化和設(shè)計的布局布線； （ 5）布局布線后的設(shè)計模塊模擬； （ 6）器件編程。 有了設(shè)計要求的定義后，編寫設(shè)計代碼。前兩種方式包含設(shè)計階層的生成，而后一種是將描述的電路當(dāng)作單模塊電路進(jìn)行。 源代碼模擬 （ Simulate the Source Code） 對于大型設(shè)計，采用 VHDL 模擬器進(jìn)行的源代碼模擬可以節(jié)省時間。當(dāng)然，大型設(shè)計往往是階層結(jié)構(gòu)的序列子設(shè)計或模塊的組合。 綜合（ Synthesis） 。 優(yōu)化（ Optimize） 。傳導(dǎo)延時基本上取決于布線延時。 布 局 布 線 后 設(shè) 計 模 塊 的 模 擬 （ Simulate the Postlayout DesignModel） 即使在設(shè)計綜合之前進(jìn)行了設(shè)計模擬，在設(shè)計被裝配（或布局布線）后，還需要對設(shè)計再進(jìn)行模擬。綜合、優(yōu)化和裝配軟件將生成一個器件編程所用的數(shù)據(jù)文件。 三、設(shè)計意義 以 VHDL和 FPGA 為特征的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)是將來 ASIC設(shè)計的主要發(fā)展趨勢之一，通過本課題研究，學(xué)習(xí)和掌握數(shù)字邏輯的 VHDL 設(shè)計方法和系統(tǒng)功能的 FPGA 實(shí)現(xiàn)方法 ，推動了數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的應(yīng)用。當(dāng)發(fā)光管亮到最后的瞬間，若檢測到對應(yīng)的表示球拍鍵的信號，立即將球反向運(yùn)動（此過程由 BOARD 模塊控制）。 當(dāng)我們對 souclk， clr， clk， bbin 和 bain 設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=?1?時，系統(tǒng)復(fù)位，此后系統(tǒng)正常工作，此時右拍給出發(fā)球信號，乒乓球向左運(yùn)動 ，當(dāng)乒乓球運(yùn)動到末端后對方未將球反接了過來，所以右選手被 記上 1 分，并給出出錯提示。 entity sound is po