【正文】 elsif(clk39。當(dāng)我們對(duì) clk 和 clr，設(shè)置好適當(dāng)?shù)牟ㄐ魏螅M(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=1 時(shí) , 系統(tǒng)復(fù)位，不進(jìn)行計(jì)數(shù)。 elsif(clk39。 乒乓球板接球控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) board 程序可知， ball 為接球點(diǎn)，也就是乒乓球燈的末端， 為乒乓球燈的中點(diǎn) ， bclk 為球 拍接球信號(hào)， serve為發(fā)球信號(hào)， couclk 為失球計(jì)數(shù)時(shí)鐘信號(hào)， serclk 為正確接球信號(hào)，接 33 到球?yàn)??1?。139。接球點(diǎn)，也就是乒乓球燈的末端 :in std_logic。 lamp(0)=39。乒乓球燈清零 way:in std_logic。139。139。右拍準(zhǔn)確接球或發(fā)球 clk:in std_logic。發(fā)聲時(shí)鐘 sig:in std_logic。 20 3 乒乓球游戲電路設(shè)計(jì) 設(shè)計(jì)任務(wù) 一、設(shè)計(jì)目標(biāo) 本論文的設(shè)計(jì)目標(biāo)是，采用 VHDL 方式，來設(shè)計(jì)和實(shí)現(xiàn) 乒乓球游戲電路設(shè)計(jì) 。將設(shè)計(jì)描述化簡到底層電路表示（如一個(gè)網(wǎng)表）。但是，首先應(yīng)該決定設(shè)計(jì)方式。當(dāng)時(shí)鐘的上升沿到來時(shí)，觸發(fā)器的輸出 a 就等于輸入 b。 信號(hào)賦值語句如 ： with a select b=”0000” when ?0?。實(shí)體說明主要描述設(shè)計(jì)實(shí)體的輸入和輸出 (I/O)，也可以描述一些參數(shù)化的數(shù)值。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 能很容易地幫助設(shè)計(jì)者轉(zhuǎn)化成 ASIC 的設(shè)計(jì)，可以確保 ASIC 廠商交付出優(yōu)良品質(zhì)的器件產(chǎn)品。對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。較詳細(xì)地來概括，它應(yīng)該能促進(jìn)設(shè)計(jì)輸入、設(shè)計(jì)理解、設(shè)計(jì)維護(hù)的便利和快捷。 1993 年， IEEE1076 標(biāo)準(zhǔn)被升級(jí)、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE1164。 深亞微米技術(shù)的發(fā)展正在推動(dòng)片上系統(tǒng)（ SOPC）的發(fā)展。 圖 CPLD 及其邏輯塊結(jié)構(gòu) 7 FPGA／ CPLD 芯片進(jìn)行設(shè)計(jì)的一般流程 設(shè)計(jì)的一般流程如圖所示。同樣，允許 LCA 靠簡單地加載新的數(shù)據(jù)進(jìn)行配置 SRAM 單元，以實(shí)現(xiàn) FPGA 芯片的新功能定義的編程，實(shí)際上就是 由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個(gè) CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。 (1) 七十年代為 CAD 階段，這一階段人們開始用計(jì)算機(jī)輔助進(jìn)行IC 版圖編輯和 PCB 布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。The core of the latter is an EDA EDA means to take calculator as work terrace, blending an applied electronics technique, calculator technique, intelligence to turn technique the last word but developing of the electronics CAD in general use softwarepackage, can Mankind39。沒有 EDA 技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì) EDA 技術(shù)提出新的要求。另一方面，隨著 FPGA 和 CPLD 技術(shù)的不斷發(fā)展，產(chǎn)品的集成度和性能不斷提高，而價(jià)格卻逐步降低。高層次設(shè)計(jì)給我們提供了一種 自頂向下 （ TopDown）的全新的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。其一 5 是所謂的邏輯單元陣列（ LCA） 結(jié)構(gòu)。由于 SRAM 的結(jié)構(gòu)原理上的特點(diǎn)，使之可以不受電源劇烈變化或 α 粒子輻射的影響。 HDL前端輸入與系統(tǒng)管理軟件：這類軟件主要是幫助用戶完成 HDL文本的編輯和輸人工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開發(fā)軟件或者綜合／仿真工具中自帶的文本編輯器。在 SOPC 領(lǐng)域中所要求的關(guān)鍵技術(shù)是在這些平臺(tái)上把一個(gè)應(yīng)用的系統(tǒng)級(jí)描述轉(zhuǎn)化成為一個(gè)高效率的實(shí)現(xiàn)。 11 2．傳統(tǒng)設(shè)計(jì)方式的缺點(diǎn) 對(duì)于采用 CPLD、 FPGA 或者 ASIC 的大型系統(tǒng)，上述傳統(tǒng)的邏輯方 程的形式是行不通的，傳統(tǒng)技術(shù)生成邏輯方程的方式既費(fèi)時(shí)又容易出錯(cuò)，而且在方程式中查找錯(cuò)誤也是很困難的。而 VHDL 卻能夠提供高級(jí)語言結(jié)構(gòu)使工程師很方便地描述大型電路，促進(jìn)產(chǎn)品的快速上市。 VHDL 的可移植性如圖 13 圖 任一生產(chǎn)商的器件 VHDL 不依賴器件的可移植性 1）性能評(píng)估能力 非依賴器件的設(shè)計(jì)和可移植能力允許設(shè)計(jì)者可采用不同的器件結(jié)構(gòu)和不同的綜合 工具來評(píng)估設(shè)計(jì)。在程序的開頭要按需要調(diào)用不同的庫，這些庫的調(diào)用通過 Library 語句來實(shí)現(xiàn)。 VHDL 允許采用不同的格式來寫設(shè)計(jì)者設(shè)計(jì)的構(gòu)造。 16 如果事件滿足條件 (true)，則執(zhí)行 then 后的語句，否則再判斷下一個(gè) else，以此類推。所描述的功能是：當(dāng) reset 為’ 1’時(shí) b 清零，其余情況下 b 保持原值。采用源代碼模擬，可以在設(shè)計(jì)的早期檢測(cè)到設(shè)計(jì)的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減少對(duì)設(shè)計(jì)日程計(jì)劃的影響，但對(duì)于小型設(shè)計(jì)，則往往不需要先做源代碼模擬，即使做了，意義也不大。布局布線工具采用一定的算法，指引用戶通過約束和性能估價(jià)來選擇最初的布局方式，然后，算法能夠重復(fù)地進(jìn)行，以改變布局，以逐步實(shí)現(xiàn)符合性能要求的優(yōu)化的布局結(jié)果。 clr 是清零控制， souclk是失球提示發(fā)聲時(shí)鐘， ballout[7..0]指示球路行進(jìn)情況， countbh[3..0]和countbl[3..0]分別指示左邊球手的得分的高位和低位， countah[3..0]和countal[3..0]分別指示右左邊球手的得分的高位和低位， lamp 指示 clock2速度， speaker 接蜂鳴器，指示失球提示。 總控制模塊 (BALLCTRL)的設(shè)計(jì) 總控制 模塊 圖 CLR 為系統(tǒng)復(fù)位信號(hào) BAIN 為左球拍 26 BBIN 為右球拍 SERCLKA 為左拍準(zhǔn)確接球或發(fā)球信號(hào) SERCLKB 為右拍準(zhǔn)確接球或發(fā)球信號(hào) CLK 為乒乓球燈移動(dòng)時(shí)鐘 BDOUT 為球拍接球脈沖 SERVE 為發(fā)球狀態(tài)信號(hào) SERCLK 球拍正確接球信號(hào) BALLCLR 乒乓球燈清零信號(hào) BALLEN 為乒乓球燈使能信號(hào) 總控制模塊的 VHDL 程序 文件名： 總控制模塊 library ieee。 begin bd=bain or bbin。) then球拍發(fā)球或準(zhǔn)確接球 ballen=39。當(dāng)我們對(duì) clk， clr， bain， bbin， serclka 和 serclkb，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=?1?時(shí)，乒乓球燈清零，系統(tǒng) 處在發(fā)球狀態(tài)，當(dāng)發(fā)球成功后，左球拍或右球拍準(zhǔn)確接球此時(shí)乒乓球燈使能允許，沒發(fā)球或接球時(shí)乒乓球燈不清零。039。 end。039。couclk=39。 end cou10。039。 end cou4。139。 cout:out std_logic。139。 cout:out std_logic。乒乓球剛落在接球點(diǎn)上，接球成功 else serclk=39。139。 ballout=lamp(8 downto 1)。) then清零 lamp=1000000001。 end。 乒乓球燈清零 if(ser=39。 architecture ful of ballctrl is signal bd:std_logic。當(dāng)我們對(duì) clk， sig 和 en，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clk=?1?,sig=?0?和 en=?1?時(shí)， sout=?1?即球拍接球但沒有接到球時(shí)發(fā)出提示聲。當(dāng)發(fā)光管亮到最后的瞬間，若檢測(cè)到對(duì)應(yīng)的表示球拍鍵的信號(hào)，立即將球反向運(yùn)動(dòng)（此過程由 BOARD 模塊控制）。傳導(dǎo)延時(shí)基本上取決于布線延時(shí)。 源代碼模擬 （ Simulate the Source Code） 對(duì)于大型設(shè)計(jì)，采用 VHDL 模擬器進(jìn)行的源代碼模擬可以節(jié)省時(shí)間。 end process。 else(elsif(condition) then)) do something。 上面的實(shí)體定義了兩個(gè)四位的輸入端口 a 和 b 及一位的輸出端口 equals。 1． VHDL 中的庫和程序包 庫 (Library)是用來存放可編譯的設(shè)計(jì)單元的地方，通過其目錄可查詢和調(diào)用。這意味著同一個(gè) VHDL 設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用。 VHDL 非常適用于可編程邏輯器件的應(yīng)用設(shè)計(jì)，并正在得以普及。使用具有一定語言規(guī)則的簡單語言來形成組合和寄存形式方程，設(shè)計(jì)者首先以數(shù)據(jù)文件的格式著手設(shè)計(jì)方程，然后由軟件來進(jìn)行方程的綜合，最后形成一個(gè) 用于 PLD 器件編程的數(shù)據(jù)文件。 但是，真正推動(dòng) SOPC 設(shè)計(jì)的將是系統(tǒng)級(jí)設(shè)計(jì)而不是特定的硬件或軟件設(shè)計(jì)方法。 FPGA／ CPLD 開發(fā)工具 集成的 FPGA／ CPLD開發(fā)環(huán)境：這類軟件都是由 FPGA／ CPLD芯片廠家提供，基本都可以完成所有的設(shè)計(jì)輸入 (原理圖或 HDL)、仿真、綜合、布線、下載等工作。 FPGA 中點(diǎn)陣排布的這些單元，在配置時(shí)寫入，而在回讀（ Read Back 是一種驗(yàn)證配置是否正確的操作）時(shí)讀 出。其基本結(jié)構(gòu)如圖 所示。 3 ESDA 技術(shù)的基本特征 ESDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照 自頂向下 的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件。關(guān)于可編程 ASIC，對(duì)于半導(dǎo)體制造廠家而言，可按照一定的規(guī)格以通用器件形式大批量地生產(chǎn)；對(duì)于用戶，可按通用器件規(guī)格從市場(chǎng)上選購，再由用戶自己通過現(xiàn)場(chǎng)的設(shè)計(jì)、編程，實(shí)現(xiàn) ASIC 系統(tǒng)的要求。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個(gè)晶體管；后者的核心就是 EDA 技術(shù)。t imagine, turning over, producing a manufacturingto progress unremittingly technically and willing put forward a new request to the EDA technique necessarily. The mission of this time design is the pingpong game which designs according to the VHDL language electric circuit adopt an EDA technique to carry on a design to the core electric circuit, plete a design behind use a VHDL description of the source procedure download target chip up bine as to it39。CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB 后 分析。半定制 ASIC 芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代 4 價(jià)來縮短開發(fā)時(shí) 間?？傊瑢?duì)于 XILINX 的 SRAM FPGA，其 LCA 的功能配置均是由點(diǎn)陣分布于芯片的存儲(chǔ)單元 — SRAM 來實(shí)現(xiàn)的，通常由 XILINX 提供的設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)產(chǎn)生配置 LCA 的數(shù)據(jù)文件，通過其數(shù)據(jù)配置接口 ，采用一定的設(shè)置模式，加載于其中。 圖 設(shè)計(jì)的一般流程 ? 設(shè)計(jì)輸入 利用硬件描述語言 HDL語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層 (從抽象 到具體 )逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。而 SOPC 要利用深亞微米技術(shù)才能實(shí)現(xiàn)。 20 世紀(jì) 90 年代，引起數(shù)字系統(tǒng)設(shè)計(jì)方式發(fā)生突破性技術(shù)變革的技術(shù)是 VHDL 技術(shù)。它應(yīng)該是開放的、非專用的、工業(yè)界能接受的 標(biāo)準(zhǔn)。 VHDL 支持多種形式的設(shè)計(jì)描述，為有不同需要的設(shè)計(jì)者提供了方便。 VHDL 語言使設(shè)計(jì)描述快捷、方便，可編程邏輯應(yīng)用則將產(chǎn)品設(shè)計(jì)的前期風(fēng)險(xiǎn)投資降至最低，并促進(jìn)設(shè)計(jì)的快速復(fù)制簡單易行