【正文】 乒乓球燈的中點(diǎn)，乒乓球過中點(diǎn)時(shí)，counclk,serclk 復(fù)位 bclk:in std_logic。 end。039。039。乒乓球燈前進(jìn)方向 en:in std_logic。當(dāng)我們對 clk， clr， bain， bbin， serclka 和 serclkb，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=?1?時(shí)，乒乓球燈清零，系統(tǒng) 處在發(fā)球狀態(tài)，當(dāng)發(fā)球成功后，左球拍或右球拍準(zhǔn)確接球此時(shí)乒乓球燈使能允許，沒發(fā)球或接球時(shí)乒乓球燈不清零。 系統(tǒng)處在發(fā)球狀態(tài) end if。) then球拍發(fā)球或準(zhǔn)確接球 ballen=39。 系統(tǒng)處在發(fā)球狀態(tài) ballclr=39。 begin bd=bain or bbin。乒乓球燈移動(dòng)時(shí)鐘 bdout:out std_logic。 總控制模塊 (BALLCTRL)的設(shè)計(jì) 總控制 模塊 圖 CLR 為系統(tǒng)復(fù)位信號 BAIN 為左球拍 26 BBIN 為右球拍 SERCLKA 為左拍準(zhǔn)確接球或發(fā)球信號 SERCLKB 為右拍準(zhǔn)確接球或發(fā)球信號 CLK 為乒乓球燈移動(dòng)時(shí)鐘 BDOUT 為球拍接球脈沖 SERVE 為發(fā)球狀態(tài)信號 SERCLK 球拍正確接球信號 BALLCLR 乒乓球燈清零信號 BALLEN 為乒乓球燈使能信號 總控制模塊的 VHDL 程序 文件名： 總控制模塊 library ieee。正確接球信號 en :in std_logic。 clr 是清零控制， souclk是失球提示發(fā)聲時(shí)鐘， ballout[7..0]指示球路行進(jìn)情況， countbh[3..0]和countbl[3..0]分別指示左邊球手的得分的高位和低位， countah[3..0]和countal[3..0]分別指示右左邊球手的得分的高位和低位， lamp 指示 clock2速度， speaker 接蜂鳴器，指示失球提示。 首先是乒乓球游戲數(shù)字電路模塊的設(shè)計(jì) ， 然后在此基礎(chǔ)上編寫 VHDL 語言 ， 要求編寫的 VHDL 語言通過仿真 ，使之符合乒乓球運(yùn)動(dòng)的各項(xiàng) 規(guī)則。布局布線工具采用一定的算法，指引用戶通過約束和性能估價(jià)來選擇最初的布局方式，然后，算法能夠重復(fù)地進(jìn)行，以改變布局，以逐步實(shí)現(xiàn)符合性能要求的優(yōu)化的布局結(jié)果。簡言之，綜合是將設(shè)計(jì)描述轉(zhuǎn)換到網(wǎng)表或方程生成的過程。采用源代碼模擬，可以在設(shè)計(jì)的早期檢測到設(shè)計(jì)的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減少對設(shè)計(jì)日程計(jì)劃的影響，但對于小型設(shè)計(jì)，則往往不需要先做源代碼模擬，即使做了，意義也不大。只有對如何描述我們的設(shè)計(jì)有了一個(gè)最佳的認(rèn)識，才能更有效地編寫設(shè)計(jì)代碼， 然后再通過綜合，進(jìn)行所需要的邏輯實(shí)現(xiàn)。所描述的功能是：當(dāng) reset 為’ 1’時(shí) b 清零，其余情況下 b 保持原值。 3） 進(jìn)程 (process)設(shè)計(jì) 進(jìn)程作為 VHDL 語言重要的一 部分，在 VHDL 設(shè)計(jì)中經(jīng)?？捎玫健? 16 如果事件滿足條件 (true)，則執(zhí)行 then 后的語句，否則再判斷下一個(gè) else，以此類推。 “0001” when ?1?。 VHDL 允許采用不同的格式來寫設(shè)計(jì)者設(shè)計(jì)的構(gòu)造。實(shí)體說明可看做一個(gè)電路的符號來理解，其描述一個(gè)元 件和設(shè)計(jì)其余部分的連接關(guān)系。在程序的開頭要按需要調(diào)用不同的庫，這些庫的調(diào)用通過 Library 語句來實(shí)現(xiàn)。 3）上市時(shí)間快，成本低 VHDL 語言和可編程邏輯很好地結(jié)合，將大大提高數(shù)字單片設(shè)計(jì)實(shí)現(xiàn)速度。 VHDL 的可移植性如圖 13 圖 任一生產(chǎn)商的器件 VHDL 不依賴器件的可移植性 1）性能評估能力 非依賴器件的設(shè)計(jì)和可移植能力允許設(shè)計(jì)者可采用不同的器件結(jié)構(gòu)和不同的綜合 工具來評估設(shè)計(jì)。若對設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化，也并不要求設(shè)計(jì)者非常熟悉器件的結(jié)構(gòu)才行。而 VHDL 卻能夠提供高級語言結(jié)構(gòu)使工程師很方便地描述大型電路，促進(jìn)產(chǎn)品的快速上市。它即使不依賴于解釋，也應(yīng)該能夠較方便于定義。 11 2．傳統(tǒng)設(shè)計(jì)方式的缺點(diǎn) 對于采用 CPLD、 FPGA 或者 ASIC 的大型系統(tǒng)，上述傳統(tǒng)的邏輯方 程的形式是行不通的，傳統(tǒng)技術(shù)生成邏輯方程的方式既費(fèi)時(shí)又容易出錯(cuò)，而且在方程式中查找錯(cuò)誤也是很困難的。 1996 年， 成為 VHDL 綜合標(biāo)準(zhǔn)。在 SOPC 領(lǐng)域中所要求的關(guān)鍵技術(shù)是在這些平臺上把一個(gè)應(yīng)用的系統(tǒng)級描述轉(zhuǎn)化成為一個(gè)高效率的實(shí)現(xiàn)。越來越多的復(fù)雜 IC 需要 SOPC 技術(shù)來制造。 HDL前端輸入與系統(tǒng)管理軟件：這類軟件主要是幫助用戶完成 HDL文本的編輯和輸人工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開發(fā)軟件或者綜合／仿真工具中自帶的文本編輯器。 FPGA／ CPLD芯片的設(shè)計(jì)步驟可分為：設(shè)計(jì)輸入、設(shè)計(jì)輸入編譯和編程；驗(yàn)證步驟包括：功能仿真、時(shí)序仿真和器件測試。由于 SRAM 的結(jié)構(gòu)原理上的特點(diǎn)，使之可以不受電源劇烈變化或 α 粒子輻射的影響。通常，這個(gè)規(guī)劃格式的 BIT 數(shù)據(jù)可存放于外附 PROM 或 EPROM 中，在系統(tǒng)開機(jī)或需要時(shí)，自動(dòng)載入 FPGA 中的 SRAM，或者直接由微處理器控制當(dāng)前系統(tǒng)的起始動(dòng)作來處理。其一 5 是所謂的邏輯單元陣列（ LCA） 結(jié)構(gòu)。缺點(diǎn)是：開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。高層次設(shè)計(jì)給我們提供了一種 自頂向下 （ TopDown）的全新的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。 (2)八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu) 設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的概念。另一方面，隨著 FPGA 和 CPLD 技術(shù)的不斷發(fā)展，產(chǎn)品的集成度和性能不斷提高，而價(jià)格卻逐步降低。s mainly lend support to a design work of carrying on three aspects:IC design, design and PCB design of the electronics electric is no EDA technical support, the design manufacturing which wants to plete abovementioned super large scale integration can39。沒有 EDA 技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對 EDA 技術(shù)提出新的要求。 EDA 是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作： IC 設(shè)計(jì) ,電子電路設(shè)計(jì)以及 PCB 設(shè)計(jì)。The core of the latter is an EDA EDA means to take calculator as work terrace, blending an applied electronics technique, calculator technique, intelligence to turn technique the last word but developing of the electronics CAD in general use softwarepackage, can Mankind39。由于這種方式給廠家和用戶都帶來好處 而受到歡迎，發(fā)展也特別迅速，已經(jīng)成為一個(gè)很重要的實(shí)現(xiàn) ASIC 的手段。 (1) 七十年代為 CAD 階段，這一階段人們開始用計(jì)算機(jī)輔助進(jìn)行IC 版圖編輯和 PCB 布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。 自頂向下 的設(shè)計(jì)方法 10 年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路 自底向上 （ BottomUp）地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不 僅效率低、成本高而且還容易出錯(cuò)。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。 圖 FPGA 結(jié)構(gòu)原理圖 XILINX 的 SRAM FPGA 結(jié)構(gòu)主要有兩個(gè)方面的創(chuàng)新概念。同樣，允許 LCA 靠簡單地加載新的數(shù)據(jù)進(jìn)行配置 SRAM 單元，以實(shí)現(xiàn) FPGA 芯片的新功能定義的編程，實(shí)際上就是 由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個(gè) CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系。在一般情況下， MOS 傳輸開關(guān)處于斷開狀態(tài)，它并不影響單元的穩(wěn)定性，且能耗極低。 圖 CPLD 及其邏輯塊結(jié)構(gòu) 7 FPGA／ CPLD 芯片進(jìn)行設(shè)計(jì)的一般流程 設(shè)計(jì)的一般流程如圖所示。 Max+plusII是 Altera公司的 PLD開發(fā)軟件，使用者眾多。 深亞微米技術(shù)的發(fā)展正在推動(dòng)片上系統(tǒng)（ SOPC）的發(fā)展。系統(tǒng)級設(shè)計(jì)是把一個(gè)應(yīng)用當(dāng)作一個(gè)并行的通信任務(wù)系統(tǒng)的設(shè)計(jì)，其著重點(diǎn)放在設(shè)計(jì)活動(dòng)的并行性以及在整個(gè)應(yīng)用中利用高度并發(fā)的特性。 1993 年， IEEE1076 標(biāo)準(zhǔn)被升級、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE1164。同樣，傳統(tǒng)的設(shè)計(jì)也可采用電路圖輸入的方式，以電路模塊的積木形式，構(gòu)架系統(tǒng)電路和實(shí)現(xiàn)系統(tǒng)功能。較詳細(xì)地來概括，它應(yīng)該能促進(jìn)設(shè)計(jì)輸入、設(shè)計(jì)理解、設(shè)計(jì)維護(hù)的便利和快捷。在 500－ 100000 門的大容量 CPLD 和 FPGA 的應(yīng)用設(shè)計(jì)中，工程師若采用以 往的布爾方程或門級的描述方式，難以快速和有效地完成設(shè)計(jì)。對于同一個(gè)設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。在某 EDA 工具中構(gòu)成的技術(shù)訣竅，在其他工具中同樣可以采用。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 能很容易地幫助設(shè)計(jì)者轉(zhuǎn)化成 ASIC 的設(shè)計(jì)，可以確保 ASIC 廠商交付出優(yōu)良品質(zhì)的器件產(chǎn)品。不同的庫存放不同的設(shè)計(jì)單元，不同的編譯軟件相同功能的庫的名稱也不盡相同。實(shí)體說明主要描述設(shè)計(jì)實(shí)體的輸入和輸出 (I/O)，也可以描述一些參數(shù)化的數(shù)值。 3．構(gòu)造體 15 構(gòu)造體主要用來說明實(shí)體的存在，即描述一個(gè)實(shí)體的功能。 信號賦值語句如 ： with a select b=”0000” when ?0?。 end if。當(dāng)時(shí)鐘的上升沿到來時(shí)，觸發(fā)器的輸出 a 就等于輸入 b。 上面的程序就是一個(gè) process，括號內(nèi)的 信號 reset 和 b 就是敏感量。但是，首先應(yīng)該決定設(shè)計(jì)方式。并行工作程序?qū)е码娐纺M提前至設(shè)計(jì)的早期。將設(shè)計(jì)描述化簡到底層電路表示（如一個(gè)網(wǎng)表）。一個(gè)“優(yōu)化”的布局布線可將電路的關(guān)鍵部分緊密地配置在一起，以消除布線延時(shí)。 20 3 乒乓球游戲電路設(shè)計(jì) 設(shè)計(jì)任務(wù) 一、設(shè)計(jì)目標(biāo) 本論文的設(shè)計(jì)目標(biāo)是，采用 VHDL 方式，來設(shè)計(jì)和實(shí)現(xiàn) 乒乓球游戲電路設(shè)計(jì) 。如果此瞬間沒有接到鍵信號，將給出出錯(cuò)鳴叫（ SOUND 模塊控制），同時(shí)為對方記 1 分，并將記分顯示出來（此過程由 COU4 和 COU10 模塊控制）。發(fā)聲時(shí)鐘 sig:in std_logic。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證 明，我們得到了sound 是完全符合作者設(shè)計(jì)目的的模塊。右拍準(zhǔn)確接球或發(fā)球 clk:in std_logic。 signal ser:std_logic。139。139。139。 28 總控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) ballctrl 程序可知 clk 為乒乓球燈移動(dòng)時(shí)鐘， clr 為系統(tǒng)復(fù)位信號， bain 為左球拍， bbin 為右球拍， serclka 為左拍準(zhǔn)確接球或發(fā)球信號， serclkb 為右拍準(zhǔn)確接球或發(fā)球信號。乒乓球燈清零 way:in std_logic。 elsif en=39。 lamp(0)=39。 end process。接球點(diǎn)，也就是乒乓球燈的末端 :in std_logic。)then serclk=39。139。039。 乒乓球板接球控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) board 程序可知， ball 為接球點(diǎn)，也就是乒乓球燈的末端， 為乒乓球燈的中點(diǎn) ， bclk 為球 拍接球信號， serve為發(fā)球信號， couclk 為失球計(jì)數(shù)時(shí)鐘信號， serclk 為正確接球信號，接 33 到球?yàn)??1?。 qout:out std_logic_vector(3 downto 0))。 elsif(clk39。 cout=39。當(dāng)我們對 clk 和 clr，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=1 時(shí) , 系統(tǒng)復(fù)位，不進(jìn)行計(jì)數(shù)。 qout:out std_logic_vector(3 downto 0))。 elsif(clk39。 cout=3