【正文】 .. 33 失球計數(shù)器的低位計數(shù)模塊程序仿真圖 ....... 34 失球計數(shù)器的高位計數(shù)模塊 (COU4)設(shè)計 ........... 35 失球計數(shù)器的高位計數(shù)模塊 ................. 35 失球計數(shù)器的高位計數(shù)模塊 VHDL 程序 ........ 35 失球計數(shù)器的高位計數(shù)模塊程序仿真圖 ....... 36 乒乓球行進方向控制模塊 (MWAY)設(shè)計 ............. 37 VI 乒乓球行進方向控制模塊 ................... 37 乒乓球行進方向控制模塊 VHDL 程序 .......... 37 乒乓球行進方向控制模塊程序仿真圖 ......... 38 芯片選擇以及資源分配情況 .......................... 39 總結(jié) .............................................. 41 致 謝 ............................................ 42 參考文獻 .......................................... 43 1 前言 電子系統(tǒng)設(shè)計的變革是從八十年代中期開始的。 1984 年， Xilinx（賽靈思）公司發(fā)明了現(xiàn)場可編程門陣列 （ FPGA）器件，隨后研制了復(fù)雜可編程邏輯器件（ CPLD）。這些器件最大的特點是用戶可編程，使電子系統(tǒng)設(shè)計工程師通過利用與器件兼容的 EDA 軟件，在辦公室或?qū)嶒炇依锞涂梢栽O(shè)計自己的專用集成電路（下稱 ASIC）系統(tǒng)，實現(xiàn)用戶規(guī)定的各種專門用途，因此構(gòu)成了可編程 ASIC 類器件應(yīng)用的廣闊前景，推動了數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)的形成與發(fā)展。關(guān)于可編程 ASIC，對于半導(dǎo)體制造廠家而言，可按照一定的規(guī)格以通用器件形式大批量地生產(chǎn)；對于用戶，可按通用器件規(guī)格從市場上選購，再由用戶自己通過現(xiàn)場的設(shè)計、編程，實現(xiàn) ASIC 系統(tǒng)的要求。由于這種方式給廠家和用戶都帶來好處 而受到歡迎，發(fā)展也特別迅速，已經(jīng)成為一個很重要的實現(xiàn) ASIC 的手段。另一方面，隨著 FPGA 和 CPLD 技術(shù)的不斷發(fā)展，產(chǎn)品的集成度和性能不斷提高，而價格卻逐步降低。目前，F(xiàn)PGA/CPLD 產(chǎn)品可以完成更加復(fù)雜的工作，其應(yīng)用范圍擴展到了數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器儀表、工業(yè)控制、軍事和航空航天等更廣泛的領(lǐng)域。同時，隨著 FPGA 產(chǎn)品的高度集成化、系統(tǒng)化，以及 FPGA 廠商日益完善的遠程控制方案，大大縮短和簡化了工程技術(shù)人員的硬件設(shè)計和升級的過程，提高了用戶產(chǎn)品設(shè)計和實現(xiàn)的工作效率。 本論文分為三個大的 部分： ? 第一個部分： EDA技術(shù) 介紹 ? 第二個部分： VHDL硬件描述語言 介紹 ? 第三個部分：乒乓球游戲電路設(shè)計 2 1 EDA 技術(shù)介紹 EDA 技術(shù)的發(fā)展與應(yīng)用 前言 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。 EDA 技術(shù)是依賴功能強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ hardware description language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、結(jié)構(gòu) 綜合（布局布 線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 EDA 技術(shù)的發(fā)展 回顧近 30 年電子設(shè)計技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個階段。 (1) 七十年代為 CAD 階段，這一階段人們開始用計算機輔助進行IC 版圖編輯和 PCB 布局布線，取代了手工操作，產(chǎn)生了計算機輔助設(shè)計的概念。 (2)八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu) 設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計，這就是計算機輔助工程的概念。CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB 后 分析。 (3)九十年代為 ESDA 階段。盡管 CAD/CAE 技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。在整個設(shè)計過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足，人們開始追求貫徹整個設(shè)計過程的自動化，這就是 ESDA 即電子系統(tǒng)設(shè)計自動化。 3 ESDA 技術(shù)的基本特征 ESDA 代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照 自頂向下 的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。 自頂向下 的設(shè)計方法 10 年前，電子設(shè)計的基本思路還是選擇標準集成電路 自底向上 （ BottomUp）地構(gòu)造出一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦地建造金字塔，不 僅效率低、成本高而且還容易出錯。高層次設(shè)計給我們提供了一種 自頂向下 （ TopDown）的全新的設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的 一次成功率。 ASIC 設(shè)計 現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用 ASIC (Application Specific Integrated Circuits)芯片進行設(shè)計。 ASIC 按照設(shè)計方法的不同可分為 ： 全定制ASIC，半定制 ASIC，可編程 ASIC（也稱為可編程邏輯器件） 。 設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 IC 廠家掩 膜制造完成。優(yōu)點是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點是：開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。半定制 ASIC 芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標準單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代 4 價來縮短開發(fā)時 間?？删幊踢壿嬓酒c上述掩膜 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗 室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期?？删幊踢壿嬈骷云呤甏詠恚?jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達 200 萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實現(xiàn)，因此開發(fā)風(fēng)險也大為降低 。 上述 ASIC 芯片，尤其是 CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。 FPGA／ CPLD 簡介 FPGA／ CPLD 的結(jié)構(gòu)特點和原理 基于 SRAM 編程的 FPGA 結(jié)構(gòu)及原理 所謂 SRAM FPGA，從結(jié)構(gòu)上而言，主要由 3 個部分組成：可編程邏輯塊（ CLB） 、可編程輸入 /輸出模塊（ IOB） 和可編程內(nèi)部連線 （ PI） 。其基本結(jié)構(gòu)如圖 所示。 圖 FPGA 結(jié)構(gòu)原理圖 XILINX 的 SRAM FPGA 結(jié)構(gòu)主要有兩個方面的創(chuàng)新概念。其一 5 是所謂的邏輯單元陣列（ LCA） 結(jié)構(gòu)。正是由于這個 LCA 分布結(jié)構(gòu)，使之具有門陣列和可編程邏輯器件的雙重特性。 LCA 像一個門陣列，通過內(nèi)部的可編程布線通道的內(nèi)部布線網(wǎng)絡(luò)，把邏輯晶體管（這里稱 可編程邏輯塊 CLB）按設(shè)計要求連接在一起以綜合陣列中的邏輯功能。雖然 LCA 看起來不像 PLD 的與 /或陣列結(jié)構(gòu)，但對于用戶而言，最類似于一個 PLD。其用戶的可編程特性，使得 LCA 具有一個極強的邏輯解來實現(xiàn)一個優(yōu)化的門陣列的密度水平。 其次，另一個創(chuàng)新的概念在于：其芯片邏輯功能的配置基于內(nèi)部陣列分布 SRAM 原理。即通過對分布的 SRAM 的不同的加電配置，來決定幾個部分的邏輯定義。同樣，允許 LCA 靠簡單地加載新的數(shù)據(jù)進行配置 SRAM 單元，以實現(xiàn) FPGA 芯片的新功能定義的編程，實際上就是 由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個 CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系。通常，這個規(guī)劃格式的 BIT 數(shù)據(jù)可存放于外附 PROM 或 EPROM 中，在系統(tǒng)開機或需要時，自動載入 FPGA 中的 SRAM，或者直接由微處理器控制當前系統(tǒng)的起始動作來處理?？傊?，對于 XILINX 的 SRAM FPGA，其 LCA 的功能配置均是由點陣分布于芯片的存儲單元 — SRAM 來實現(xiàn)的，通常由 XILINX 提供的設(shè)計實現(xiàn)系統(tǒng)產(chǎn)生配置 LCA 的數(shù)據(jù)文件，通過其數(shù)據(jù)配置接口 ，采用一定的設(shè)置模式，加載于其中。配置存儲器是一種靜態(tài)存儲器，具有高度的可靠性、抗噪音能力和綜合可測性能。XILINX 之外別的公司的 FPGA 器件也類似。 配置存儲器是一種靜態(tài)存儲器（ Static RAM），具有高度的可靠性、抗噪聲能力和綜合可測性能。圖 所示 Xilinx FPGA 中 SRAM 的基本單元結(jié)構(gòu)，它是由兩個 CMOS 反相器和一個用來控制讀寫的 MOS 傳輸開關(guān)構(gòu)成的。 FPGA 中點陣排布的這些單元，在配置時寫入，而在回讀（ Read Back 是一種驗證配置是否正確的操作）時讀 出。在一般情況下， MOS 傳輸開關(guān)處于斷開狀態(tài)，它并不影響單元的穩(wěn)定性，且能耗極低。由于 SRAM 的結(jié)構(gòu)原理上的特點，使之可以不受電源劇烈變化或 α 粒子輻射的影響。在可靠性實驗中，即使存在很高劑量的α輻射也不會產(chǎn)生軟錯誤。 圖 SRAM 基本單元結(jié)構(gòu) 6 圖 SRAM 基本單元結(jié)構(gòu) 近年來， Xilinx 公司研制開發(fā)的 FPGA 系列產(chǎn)品的主要特征是不斷地推出新器件和開發(fā)工具，力求使芯片的速度更高、功耗更低。在其新近開發(fā)的產(chǎn)品中， Xilinx 重新定義了未來的可編程邏輯，為用戶提供 ， 和 5v 可編程邏輯系列選擇，并利用先進的 、 、 工藝技術(shù)生產(chǎn)出低成本、高性能的可編程邏輯產(chǎn)品。 基于 PROM 或 E2PROM 編程的 CPLD 基于 EPROM 或 E2PROM 編程的 CPLD，主要由可編程 I/O 模塊、可編程邏輯單元模塊（ LB）、可編程布線池（ PIA）組成。其特點在于：芯片功能的定義由陣列分布 EPROM 或 E2PROM 型的下拉 MOS 開關(guān)來控制；其 LB 的邏輯資源要比 SRAM FPGA 的 CLB 大得多，也就是說，單個 CLB 能夠?qū)崿F(xiàn)更為復(fù)雜的邏輯功能。 CPLD 的結(jié)構(gòu)見圖 。 圖 CPLD 及其邏輯塊結(jié)構(gòu) 7 FPGA／ CPLD 芯片進行設(shè)計的一般流程 設(shè)計的一般流程如圖所示。 FPGA／ CPLD芯片的設(shè)計步驟可分為：設(shè)計輸入、設(shè)計輸入編譯和編程；驗證步驟包括：功能仿真、時序仿真和器件測試。 圖 設(shè)計的一般流程 ? 設(shè)計輸入 利用硬件描述語言 HDL語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層 (從抽象 到具體 )逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 ? 設(shè)計輸入編譯 設(shè)計輸入原理圖 編 譯 功 能 效 驗 時 序 效 驗 器 件 編 程 在 線 效 驗 產(chǎn) 品 更 改 設(shè) 計 8 在編譯過程中，編譯軟件自動對設(shè)計文件進行綜合 、優(yōu)化，并針對所選中的器件進行映射、布局、布線，產(chǎn)生相應(yīng)的熔絲圖或位流數(shù)據(jù)文件。 ? 功能仿真 驗證設(shè)計的邏輯功能，在設(shè)計輸入過程中，對部分功能或整個