【正文】 cout=39。139。 use 。 qout=qqout。 cout=39。139。 use 。 end if。139。乒乓球過中點(diǎn)時， counclk,serclk 復(fù)位 elsif(bclk39。失球計數(shù)時鐘信號 32 serclk:out std_logic)。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了ball 是完全符合作者 設(shè)計目的的模塊。039。139。 architecture ful of ball is signal lamp:std_logic_vector(9 downto 0)。 use 。乒乓球燈不清零 end if。039。139。球拍正確接球信號 bdout=bd。球拍正確接球信號 ballclr:out std_logic。系統(tǒng)復(fù)位 bain:in std_logic。 architecture ful of sound is begin sout=clk and(not sig)and en。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了tennis 是完全符合乒乓球運(yùn)動各項規(guī)則的模塊，達(dá)到了我們的預(yù)期目的。 設(shè)計原理 系統(tǒng)組成：該設(shè)計由模擬乒乓球行進(jìn)路徑的發(fā)光管亮燈控制模塊(BALL),乒乓球板接球控制模塊 (BOARD),失球計數(shù)器的高位計數(shù)模塊(COUT4), 失球計數(shù)器的低位計數(shù)模塊 (COUT10),乒乓球行進(jìn)方向控制模塊 (MWAY), 失球提示發(fā)聲模塊 (SOUND) 和總控制模塊(BALLCTRL)七個模塊組成。布局后的模擬不僅可使我們能夠再一次檢驗設(shè)計的功能，而且還能檢測時序，諸如信號建立時間、時鐘到輸出、寄存器到寄存器的時延。優(yōu)化處理依賴于三個因素：布爾表達(dá)式，有效資源 類型，以及自動的或用戶定義的綜合指引（約束條件）。模塊化結(jié)構(gòu)運(yùn)行在進(jìn)行階層連接之前檢測和修正每個子設(shè)計，分別檢測和修正各個設(shè)計單層，將可節(jié)省可觀的時間。 2）設(shè)計代碼的編寫（ Code the Design）。 設(shè)計要求的定 義 在從事設(shè)計進(jìn)行編寫代碼工作之前，必須對設(shè)計目的和要求有一個明確的認(rèn)識。 如： process(reset,b) begin if reset=?1?t hen b=”0000”。 end if。 上面描述的是一個二選一的電路。 end bool。 entity eqp4 is port( a,b:in std_logic_vector(3 downto 0)。例如，下面的語句就實(shí)現(xiàn)了調(diào)用程序包 std_logic_1164 中的所有單元 (all)。 VHDL 和可編程邏輯的黃金組合作為一種強(qiáng)有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度。生成選項的器件結(jié)構(gòu)的邏輯功能。這時發(fā)現(xiàn)設(shè)計上的錯誤就能夠在設(shè)計實(shí)現(xiàn)之前給予糾正。 1．功能和靈活性 VHDL 具有強(qiáng)大的語言結(jié)構(gòu)，可用簡單明了的代碼描述來進(jìn)行復(fù)雜 12 控制邏輯的設(shè)計。它支持階層結(jié)構(gòu)的復(fù)雜設(shè)計和從門級到系統(tǒng)級的設(shè)計，而且可以用于邏輯電路的描述、綜合，并可以支持多層次的設(shè)計描述。但是，對于大型復(fù)雜的設(shè)計，純圖形的輸入也是 有其弊端的： 1）控制邏輯往往仍必須用傳統(tǒng)設(shè)計技術(shù)產(chǎn)生。今天， VHDL 已成為數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。這種語言首次開發(fā)出來時，其目標(biāo)僅是作為一個電路文本化的一種標(biāo)準(zhǔn)，為了使人們用文本方式描述設(shè)計能夠被其它人所理解。與以往的芯片設(shè)計不同， SOPC 需要對 IC 和產(chǎn)品中實(shí)現(xiàn)的方法進(jìn)行根本的重新評估。 9 FPGA／ CPLD 未來發(fā)展方向 以 FPGA、 CPLD 為代表的現(xiàn)場可編程邏輯電路的主要發(fā)展方向為： 1）、為了迎接系統(tǒng)級芯片時代，向密度更高、速度更快、頻帶更寬的數(shù)百萬門超大規(guī)模的方向發(fā)展。 ? 功能仿真 驗證設(shè)計的邏輯功能，在設(shè)計輸入過程中，對部分功能或整個設(shè)計均可進(jìn)行仿真。在其新近開發(fā)的產(chǎn)品中， Xilinx 重新定義了未來的可編程邏輯，為用戶提供 ， 和 5v 可編程邏輯系列選擇，并利用先進(jìn)的 、 、 工藝技術(shù)生產(chǎn)出低成本、高性能的可編程邏輯產(chǎn)品。XILINX 之外別的公司的 FPGA 器件也類似。雖然 LCA 看起來不像 PLD 的與 /或陣列結(jié)構(gòu)，但對于用戶而言，最類似于一個 PLD?？删幊踢壿嬈骷云呤甏詠?，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險也大為降低 。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的 一次成功率。盡管 CAD/CAE 技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計工作中徹底解放出來。 本論文分為三個大的 部分： ? 第一個部分： EDA技術(shù) 介紹 ? 第二個部分： VHDL硬件描述語言 介紹 ? 第三個部分：乒乓球游戲電路設(shè)計 2 1 EDA 技術(shù)介紹 EDA 技術(shù)的發(fā)展與應(yīng)用 前言 現(xiàn)代電子設(shè)計技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。s EDA software MAX+plusII. Keyword: Pingpong game,EDA,VHDL,MAX+plusII,FPGA IV 目錄 摘要 .................................................. I ABSTRACT ............................................. II 目錄 ................................................. IV 前言 ............................................... 1 1 EDA 技術(shù)介紹 ...................................... 2 EDA 技術(shù)的發(fā)展與應(yīng)用 ............................... 2 前言 .......................................... 2 EDA 技術(shù)的發(fā)展 ................................ 2 ESDA 技術(shù)的基本特征 .......................... 3 自頂向下 的設(shè)計方法 ...................... 3 ASIC 設(shè)計 ................................. 3 FPGA／ CPLD 簡介 ................................... 4 FPGA／ CPLD 的結(jié)構(gòu)特點(diǎn)和原理 ................... 4 基于 SRAM 編程的 FPGA 結(jié)構(gòu)及原理 .......... 4 基于 PROM 或 E2PROM 編程的 CPLD .......... 6 FPGA／ CPLD 芯片進(jìn)行設(shè)計的一般流程 ............. 7 FPGA／ CPLD 開發(fā)工具 .......................... 8 FPGA／ CPLD 未來發(fā)展 方向 ....................... 9 2 VHDL 硬件描述語言 ................................ 10 VHDL 語言概述 ..................................... 10 VHDL 語言的 發(fā)展概況 .......................... 10 VHDL 設(shè)計與傳統(tǒng)設(shè)計技術(shù)的優(yōu)勢比較 ............ 10 VHDL 設(shè)計方式的優(yōu)點(diǎn) .......................... 11 VHDL 語言介紹 ..................................... 14 VHDL 語言的結(jié)構(gòu) .............................. 14 VHDL 主要語法簡介 ............................ 15 VHDL 設(shè)計綜合過程 ................................. 16 設(shè)計要求的定義 ............................... 17 采用 VHDL 進(jìn)行設(shè)計描述 ....................... 17 源代碼模擬（ Simulate the Source Code） ....... 17 綜合、優(yōu)化和裝配設(shè)計 ......................... 18 V 布局布線后設(shè)計模塊的模擬（ Simulate the Postlayout DesignModel） ...................................... 19 器件編程 ..................................... 19 3 乒乓球游戲電路設(shè)計 ............................... 20 乒 乓球游戲電路設(shè)計及要求 .......................... 20 設(shè)計任務(wù) ..................................... 20 設(shè)計原理 ..................................... 20 各個模塊的設(shè)計 .................................... 22 頂層模塊的設(shè)計 ............................... 22 頂層模塊 ................................. 22 頂層文件程序仿真圖 ....................... 23 失球提示發(fā)聲模塊 (SOUND)的設(shè)計 ................ 24 失球提示發(fā)聲模塊 ......................... 24 失球提示發(fā)聲模塊的 VHDL 程序 .............. 24 失球提示發(fā)聲模塊程序仿真圖 ............... 25 總控制模塊 (BALLCTRL)的設(shè)計 ................... 25 總控制模塊 ............................... 25 總控制模塊的 VHDL 程序 .................... 26 總控制模塊程序仿真圖 ..................... 28 乒乓球行徑的發(fā)光管亮燈控制模塊 (BALL)設(shè)計 ..... 29 乒乓球燈模塊 ............................. 29 乒乓球燈模塊的 VHDL 程序 .................. 29 乒乓球燈模塊的程序仿真圖 ................. 30 乒乓球板接球控制模塊 (BOARD)的設(shè)計 ............ 31 乒乓球板接球控制模 塊 ..................... 31 乒乓球板接球控制模塊的 VHDL 程序 .......... 31 乒乓球板接球控制模塊程序仿真圖 ........... 32 失球計數(shù)器的低位計數(shù)模塊 (COU10)設(shè)計 .......... 33 失球計數(shù)器的低位計數(shù)模塊 ................. 33 失球計數(shù)器的低位計數(shù)模塊 VHDL 程序 ........ 33 失球計數(shù)器的低位計數(shù)模塊程序仿真圖 ....... 34 失球計數(shù)器的高位計數(shù)模塊 (COU4)設(shè)計 ........... 35 失球計數(shù)器的高位計數(shù)模塊 ................. 35 失球計數(shù)器的高位計數(shù)模塊 VHDL 程序 ........ 35 失球計數(shù)器的高位計數(shù)模塊程序仿真圖 ....... 36 乒乓球行進(jìn)方向控制模塊 (MWAY)設(shè)計 ............. 37