【正文】 乒乓球板接球控制模塊程序仿真圖 ........... 32 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COU10)設(shè)計(jì) .......... 33 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 ................. 33 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 VHDL 程序 ........ 33 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊程序仿真圖 ....... 34 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 (COU4)設(shè)計(jì) ........... 35 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 ................. 35 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 VHDL 程序 ........ 35 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊程序仿真圖 ....... 36 乒乓球行進(jìn)方向控制模塊 (MWAY)設(shè)計(jì) ............. 37 VI 乒乓球行進(jìn)方向控制模塊 ................... 37 乒乓球行進(jìn)方向控制模塊 VHDL 程序 .......... 37 乒乓球行進(jìn)方向控制模塊程序仿真圖 ......... 38 芯片選擇以及資源分配情況 .......................... 39 總結(jié) .............................................. 41 致 謝 ............................................ 42 參考文獻(xiàn) .......................................... 43 1 前言 電子系統(tǒng)設(shè)計(jì)的變革是從八十年代中期開始的。由于這種方式給廠家和用戶都帶來好處 而受到歡迎，發(fā)展也特別迅速，已經(jīng)成為一個(gè)很重要的實(shí)現(xiàn) ASIC 的手段。 本論文分為三個(gè)大的 部分： ? 第一個(gè)部分： EDA技術(shù) 介紹 ? 第二個(gè)部分： VHDL硬件描述語言 介紹 ? 第三個(gè)部分：乒乓球游戲電路設(shè)計(jì) 2 1 EDA 技術(shù)介紹 EDA 技術(shù)的發(fā)展與應(yīng)用 前言 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。 (1) 七十年代為 CAD 階段，這一階段人們開始用計(jì)算機(jī)輔助進(jìn)行IC 版圖編輯和 PCB 布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。盡管 CAD/CAE 技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計(jì)工作中徹底解放出來。 自頂向下 的設(shè)計(jì)方法 10 年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路 自底向上 （ BottomUp）地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不 僅效率低、成本高而且還容易出錯(cuò)。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的 一次成功率。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。可編程邏輯器件自七十年代以來，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個(gè)發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低 。 圖 FPGA 結(jié)構(gòu)原理圖 XILINX 的 SRAM FPGA 結(jié)構(gòu)主要有兩個(gè)方面的創(chuàng)新概念。雖然 LCA 看起來不像 PLD 的與 /或陣列結(jié)構(gòu)，但對(duì)于用戶而言，最類似于一個(gè) PLD。同樣，允許 LCA 靠簡單地加載新的數(shù)據(jù)進(jìn)行配置 SRAM 單元，以實(shí)現(xiàn) FPGA 芯片的新功能定義的編程，實(shí)際上就是 由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個(gè) CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系。XILINX 之外別的公司的 FPGA 器件也類似。在一般情況下， MOS 傳輸開關(guān)處于斷開狀態(tài)，它并不影響單元的穩(wěn)定性，且能耗極低。在其新近開發(fā)的產(chǎn)品中， Xilinx 重新定義了未來的可編程邏輯，為用戶提供 ， 和 5v 可編程邏輯系列選擇，并利用先進(jìn)的 、 、 工藝技術(shù)生產(chǎn)出低成本、高性能的可編程邏輯產(chǎn)品。 圖 CPLD 及其邏輯塊結(jié)構(gòu) 7 FPGA／ CPLD 芯片進(jìn)行設(shè)計(jì)的一般流程 設(shè)計(jì)的一般流程如圖所示。 ? 功能仿真 驗(yàn)證設(shè)計(jì)的邏輯功能，在設(shè)計(jì)輸入過程中，對(duì)部分功能或整個(gè)設(shè)計(jì)均可進(jìn)行仿真。 Max+plusII是 Altera公司的 PLD開發(fā)軟件，使用者眾多。 9 FPGA／ CPLD 未來發(fā)展方向 以 FPGA、 CPLD 為代表的現(xiàn)場可編程邏輯電路的主要發(fā)展方向?yàn)椋? 1）、為了迎接系統(tǒng)級(jí)芯片時(shí)代，向密度更高、速度更快、頻帶更寬的數(shù)百萬門超大規(guī)模的方向發(fā)展。 深亞微米技術(shù)的發(fā)展正在推動(dòng)片上系統(tǒng)（ SOPC）的發(fā)展。與以往的芯片設(shè)計(jì)不同， SOPC 需要對(duì) IC 和產(chǎn)品中實(shí)現(xiàn)的方法進(jìn)行根本的重新評(píng)估。系統(tǒng)級(jí)設(shè)計(jì)是把一個(gè)應(yīng)用當(dāng)作一個(gè)并行的通信任務(wù)系統(tǒng)的設(shè)計(jì)，其著重點(diǎn)放在設(shè)計(jì)活動(dòng)的并行性以及在整個(gè)應(yīng)用中利用高度并發(fā)的特性。這種語言首次開發(fā)出來時(shí)，其目標(biāo)僅是作為一個(gè)電路文本化的一種標(biāo)準(zhǔn)，為了使人們用文本方式描述設(shè)計(jì)能夠被其它人所理解。 1993 年， IEEE1076 標(biāo)準(zhǔn)被升級(jí)、更新，新的 VHDL 標(biāo)準(zhǔn)為 IEEE1164。今天， VHDL 已成為數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)標(biāo)準(zhǔn)。同樣，傳統(tǒng)的設(shè)計(jì)也可采用電路圖輸入的方式，以電路模塊的積木形式，構(gòu)架系統(tǒng)電路和實(shí)現(xiàn)系統(tǒng)功能。但是，對(duì)于大型復(fù)雜的設(shè)計(jì)，純圖形的輸入也是 有其弊端的： 1）控制邏輯往往仍必須用傳統(tǒng)設(shè)計(jì)技術(shù)產(chǎn)生。較詳細(xì)地來概括，它應(yīng)該能促進(jìn)設(shè)計(jì)輸入、設(shè)計(jì)理解、設(shè)計(jì)維護(hù)的便利和快捷。它支持階層結(jié)構(gòu)的復(fù)雜設(shè)計(jì)和從門級(jí)到系統(tǒng)級(jí)的設(shè)計(jì)，而且可以用于邏輯電路的描述、綜合，并可以支持多層次的設(shè)計(jì)描述。在 500－ 100000 門的大容量 CPLD 和 FPGA 的應(yīng)用設(shè)計(jì)中，工程師若采用以 往的布爾方程或門級(jí)的描述方式，難以快速和有效地完成設(shè)計(jì)。 1．功能和靈活性 VHDL 具有強(qiáng)大的語言結(jié)構(gòu)，可用簡單明了的代碼描述來進(jìn)行復(fù)雜 12 控制邏輯的設(shè)計(jì)。對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。這時(shí)發(fā)現(xiàn)設(shè)計(jì)上的錯(cuò)誤就能夠在設(shè)計(jì)實(shí)現(xiàn)之前給予糾正。在某 EDA 工具中構(gòu)成的技術(shù)訣竅，在其他工具中同樣可以采用。生成選項(xiàng)的器件結(jié)構(gòu)的邏輯功能。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 能很容易地幫助設(shè)計(jì)者轉(zhuǎn)化成 ASIC 的設(shè)計(jì)，可以確保 ASIC 廠商交付出優(yōu)良品質(zhì)的器件產(chǎn)品。 VHDL 和可編程邏輯的黃金組合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度。不同的庫存放不同的設(shè)計(jì)單元，不同的編譯軟件相同功能的庫的名稱也不盡相同。例如，下面的語句就實(shí)現(xiàn)了調(diào)用程序包 std_logic_1164 中的所有單元 (all)。實(shí)體說明主要描述設(shè)計(jì)實(shí)體的輸入和輸出 (I/O)，也可以描述一些參數(shù)化的數(shù)值。 entity eqp4 is port( a,b:in std_logic_vector(3 downto 0)。 3．構(gòu)造體 15 構(gòu)造體主要用來說明實(shí)體的存在，即描述一個(gè)實(shí)體的功能。 end bool。 信號(hào)賦值語句如 ： with a select b=”0000” when ?0?。 上面描述的是一個(gè)二選一的電路。 end if。 end if。當(dāng)時(shí)鐘的上升沿到來時(shí)，觸發(fā)器的輸出 a 就等于輸入 b。 如： process(reset,b) begin if reset=?1?t hen b=”0000”。 上面的程序就是一個(gè) process，括號(hào)內(nèi)的 信號(hào) reset 和 b 就是敏感量。 設(shè)計(jì)要求的定 義 在從事設(shè)計(jì)進(jìn)行編寫代碼工作之前，必須對(duì)設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識(shí)。但是，首先應(yīng)該決定設(shè)計(jì)方式。 2）設(shè)計(jì)代碼的編寫（ Code the Design）。并行工作程序?qū)е码娐纺M提前至設(shè)計(jì)的早期。模塊化結(jié)構(gòu)運(yùn)行在進(jìn)行階層連接之前檢測和修正每個(gè)子設(shè)計(jì)，分別檢測和修正各個(gè)設(shè)計(jì)單層，將可節(jié)省可觀的時(shí)間。將設(shè)計(jì)描述化簡到底層電路表示（如一個(gè)網(wǎng)表）。優(yōu)化處理依賴于三個(gè)因素：布爾表達(dá)式，有效資源 類型，以及自動(dòng)的或用戶定義的綜合指引（約束條件）。一個(gè)“優(yōu)化”的布局布線可將電路的關(guān)鍵部分緊密地配置在一起，以消除布線延時(shí)。布局后的模擬不僅可使我們能夠再一次檢驗(yàn)設(shè)計(jì)的功能，而且還能檢測時(shí)序，諸如信號(hào)建立時(shí)間、時(shí)鐘到輸出、寄存器到寄存器的時(shí)延。 20 3 乒乓球游戲電路設(shè)計(jì) 設(shè)計(jì)任務(wù) 一、設(shè)計(jì)目標(biāo) 本論文的設(shè)計(jì)目標(biāo)是，采用 VHDL 方式，來設(shè)計(jì)和實(shí)現(xiàn) 乒乓球游戲電路設(shè)計(jì) 。 設(shè)計(jì)原理 系統(tǒng)組成：該設(shè)計(jì)由模擬乒乓球行進(jìn)路徑的發(fā)光管亮燈控制模塊(BALL),乒乓球板接球控制模塊 (BOARD),失球計(jì)數(shù)器的高位計(jì)數(shù)模塊(COUT4), 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COUT10),乒乓球行進(jìn)方向控制模塊 (MWAY), 失球提示發(fā)聲模塊 (SOUND) 和總控制模塊(BALLCTRL)七個(gè)模塊組成。如果此瞬間沒有接到鍵信號(hào)，將給出出錯(cuò)鳴叫（ SOUND 模塊控制），同時(shí)為對(duì)方記 1 分，并將記分顯示出來（此過程由 COU4 和 COU10 模塊控制）。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了tennis 是完全符合乒乓球運(yùn)動(dòng)各項(xiàng)規(guī)則的模塊，達(dá)到了我們的預(yù)期目的。發(fā)聲時(shí)鐘 sig:in std_logic。 architecture ful of sound is begin sout=clk and(not sig)and en。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證 明，我們得到了sound 是完全符合作者設(shè)計(jì)目的的模塊。系統(tǒng)復(fù)位 bain:in std_logic。右拍準(zhǔn)確接球或發(fā)球 clk:in std_logic。球拍正確接球信號(hào) ballclr:out std_logic。 signal ser:std_logic。球拍正確接球信號(hào) bdout=bd。139。139。139。039。139。乒乓球燈不清零 end if。 28 總控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) ballctrl 程序可知 clk 為乒乓球燈移動(dòng)時(shí)鐘， clr 為系統(tǒng)復(fù)位信號(hào)， bain 為左球拍， bbin 為右球拍， serclka 為左拍準(zhǔn)確接球或發(fā)球信號(hào)， serclkb 為右拍準(zhǔn)確接球或發(fā)球信號(hào)。 use 。乒乓球燈清零 way:in std_logic。 architecture ful of ball is signal lamp:std_logic_vector(9 downto 0)。 elsif en=39。139。 lamp(0)=39。039。 end process。 所以，從理論和實(shí)際相結(jié)合的觀點(diǎn)，進(jìn)行仿真證明，我們得到了ball 是完全符合作者 設(shè)計(jì)目的的模塊。接球點(diǎn)，也就是乒乓球燈的末端 :in std_logic。失球計(jì)數(shù)時(shí)鐘信號(hào) 32 serclk:out std_logic)。)then serclk=39。乒乓球過中點(diǎn)時(shí)， counclk,serclk 復(fù)位 elsif(bclk39。139。139。039。 end if。 乒乓球板接球控制模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開波形仿真編輯器：根據(jù) board 程序可知， ball 為接球點(diǎn)，也就是乒乓球燈的末端， 為乒乓球燈的中點(diǎn) ， bclk 為球 拍接球信號(hào)， serve為發(fā)球信號(hào)， couclk 為失球計(jì)數(shù)時(shí)鐘信號(hào)， serclk 為正確接球信號(hào)，接 33 到球?yàn)??1?。 use 。 qout:out std_logic_vector(3 downto 0))。139。 elsif(clk39。 cout=39。 cout=39。 qout=qqout。當(dāng)我們對(duì) clk 和 clr，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=1 時(shí) , 系統(tǒng)復(fù)位，不進(jìn)行計(jì)數(shù)。 use 。 qout:out std_logic_vector(3 downto 0))。139。 elsif(clk39。 cout=39。 cout=3