存儲(chǔ)器復(fù)雜可編程邏輯器和現(xiàn)場可編程門陣列(編輯修改稿)
2025-01-16 21:49 本頁面
【文章內(nèi)容簡介】 0 1 0 數(shù)據(jù)輸出 寫 0 0 X 數(shù)據(jù)輸入 輸出無效 0 1 1 高阻 T8 T7 VDD VGG T6 T1 T4 T2 T5 T3 Yj ( 列選擇線 ) Xi ( 行選擇線 ) 數(shù)據(jù)線 數(shù)據(jù)線 D D 位線 B 位線 B 存儲(chǔ)單元 2. RAM存儲(chǔ)單元 ? 靜態(tài) SRAM(Static RAM) 雙穩(wěn)態(tài)存儲(chǔ)單元電路 列存儲(chǔ)單元公用的門 控制管，與讀寫控制電路相接 Yi ＝ 1時(shí)導(dǎo)通 本單元門控制管 :控制觸發(fā)器與位線的接通。 Xi =1時(shí)導(dǎo)通 來自列地址譯碼器的輸出 來自行地址譯碼器的輸出 T 8 T 7 V DD V GG T 6 T 1 T 4 T 2 T 5 T 3 Y j ( 列選擇線 ) X i ( 行選擇線 ) 數(shù)據(jù)線 數(shù)據(jù)線 D D 位線 B 位線 B 存儲(chǔ)單元 2. RAM存儲(chǔ)單元 ? 靜態(tài) SRAM(Static RAM) ?T T6導(dǎo)通 ?T7 、 T8均導(dǎo)通 Xi =1 Yj =1 ?觸發(fā)器的輸出與數(shù)據(jù)線接通，該單元通過數(shù)據(jù)線讀取數(shù)據(jù)。 觸發(fā)器與位線接通 靜態(tài) RAM特點(diǎn) 是： 只要不斷電，數(shù)據(jù)就永久保存 t AA 讀出單元的地址有效 t RC t OHA 地址 輸出數(shù)據(jù) 上一個(gè)有效數(shù)據(jù) 數(shù)據(jù)輸出有效 t L Z O E CE OE 數(shù)據(jù)輸出 數(shù)據(jù)輸出有效 t H Z C E t H Z O E t DOE t L Z C E t A C E t RC 高阻 3. SRAM的讀寫操作及時(shí)序圖 讀操作時(shí)序圖 時(shí)的讀操作1,0 ??? WEOECE同時(shí)有效時(shí)的讀操作地址預(yù)先有效或與 CEWE ,1?3. SRAM的寫操作及時(shí)序圖 寫操作時(shí)序圖 t HD tSD 地址有效 t WC 地址 CE 數(shù)據(jù) 輸入數(shù)據(jù)有效 t AW t SA t SC E t HA WE t SA t HD tSD 地址有效 t WC 地址 CE 數(shù)據(jù) 輸入數(shù)據(jù)有效 t AW t HA WE 寫入操作控制CE寫入操作控制WE A 1 A 0 輸入 寄存器 I / O OE WE CE 地址 寄存器 叢發(fā)控制邏輯 D 1 D 0 Q 1 Q 0 讀寫控制邏輯 A CP A DV 存儲(chǔ)陣列 地址譯碼 輸入驅(qū)動(dòng) 輸 出 放 大 A 1 A 0 寫地 址寄 存器 數(shù)據(jù)選擇器 同步靜態(tài)隨機(jī)存取存儲(chǔ)器 （ SSRAM） SSRAM是一種高速 RAM。與 SRAM不同 , SSRAM的讀寫操作是在 時(shí)鐘脈沖節(jié)拍 控制下完成的。 A1 A 0 輸入 寄存器 I / O OE WE CE 地址 寄存器 叢發(fā)控制邏輯 D1 D 0 Q1 Q 0 讀寫控制邏輯 A CP A DV 存儲(chǔ)陣列 地址譯碼 輸入驅(qū)動(dòng) 輸 出 放 大 A1 A0 寫地 址寄 存器 數(shù)據(jù)選擇器 寄存地址線上的地址 寄存要寫入的數(shù)據(jù) ADV=0:普通模式讀寫 ADV=1:叢發(fā)模式讀寫 WE =0:寫操作 =1:讀操作 寄存各種使能控制信號，生成最終的內(nèi)部讀寫控制信號； 2位二進(jìn)制計(jì)數(shù)器 , 處理 A1A0 ADV=0:普通模式讀寫 CP A1 A 2 A 3 A4 A5 A6 A7 A8 A9 WE A DV CE A 1 2 3 4 5 6 7 8 9 10 11 O ( A 1) O ( A 4) O ( A 7) I ( A 8) O ( A 2) O ( A 3) I ( A 5) I ( A 6) I / O 片 選 無 效 =0:寫操作 WE =1:讀操作 WE 普通模式讀寫模式 :在每個(gè)時(shí)鐘有效沿鎖存輸入信號 ,在一個(gè)時(shí)鐘周期內(nèi) ,由內(nèi)部電路完成數(shù)據(jù)的讀 (寫 )操作。 讀 A1地址單元數(shù)據(jù) I/O輸出 A1數(shù)據(jù) 。開始讀 A2 數(shù)據(jù) I/O輸出 A2數(shù)據(jù) 。開始讀 A3 數(shù)據(jù) I/O輸出 A6數(shù)據(jù) 。開始 讀 A7 數(shù)據(jù) 開始讀 A4地址單元數(shù)據(jù) I/O輸入 A5數(shù)據(jù) 。開始 寫 A6 數(shù)據(jù) I/O輸出 A4數(shù)據(jù) 。開始寫 A5數(shù)據(jù) , CP A1 A 2 A3 WE A DV CE A 1 2 3 4 5 6 7 8 9 10 11 O ( A 1) O ( A 2+ 1) O ( A 2) I ( A 3) O ( A 1+ 1 ) O ( A 1+ 2) O ( A 2+ 2 ) O ( A 2+ 3 ) O ( A 2) I ( A 3+ 1) I / O 讀 A2地址單元數(shù)據(jù) 叢發(fā)模式讀A2+1中的數(shù)據(jù) 叢發(fā)模式讀A2+2中的數(shù)據(jù) 叢發(fā)模式讀A2+3中的數(shù)據(jù) 叢發(fā)模式重新讀 A2中的數(shù)據(jù) ADV=1:叢發(fā)模式讀寫 叢發(fā)模式讀寫模式：在有新地址輸入后 ,自動(dòng)產(chǎn)生后續(xù)地址進(jìn)行讀寫操作 ,地址總線讓出 讀 A1地址單元數(shù)據(jù) 叢發(fā)模式讀A1+1中的數(shù)據(jù) 叢發(fā)模式讀A1+2中的數(shù)據(jù) 在由 SSRAM構(gòu)成的計(jì)算機(jī)系統(tǒng)中，由于在時(shí)鐘有效沿到來時(shí)，地址、數(shù)據(jù)、控制等信號被鎖存到 SSRAM內(nèi)部的寄存器中，因此 讀寫過程的延時(shí)等待均在時(shí)鐘作用下，由 SSRAM內(nèi)部控制完成 。此時(shí)，系統(tǒng)中的微處理器在讀寫 SSRAM的同時(shí)，可以處理其他任務(wù)，從而提高了整個(gè)系統(tǒng)的工作速度。 SSRAM的使用特點(diǎn)： 兩種特殊類型的 SRAM 動(dòng)態(tài)存儲(chǔ)單元及基本操作原理 T 存儲(chǔ)單元 寫操作 :X=1 =0 T導(dǎo)通，電容
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