【文章內(nèi)容簡介】 一起的，而對(duì)于可編程連線陣列PIA，這個(gè)全局總線包括所有的專用輸入、 I/O引腳和宏單元的信號(hào)引線。 ?對(duì)于每個(gè)邏輯陣列塊 LAB都有如下的輸入信號(hào)： 1）來自通用邏輯輸入的 PIA的 36個(gè)信號(hào)。 2）用于寄存器輔助功能的全局控制信號(hào)。 3）用于 I/O引腳到寄存器的直接輸入通道。 2. 宏單元（ Macrocells） ? 宏單元（ Macrocell）是 MAX7000S系列器件的具體邏輯單元，是由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等三個(gè)功能塊構(gòu)成。其中邏輯陣列是實(shí)現(xiàn)組合邏輯的，每個(gè)邏輯陣列可以給每個(gè)宏單元提供五個(gè)乘積項(xiàng)；通過乘積項(xiàng)選擇矩陣分配這些乘積項(xiàng)作為主要邏輯輸入（如作為或門和異或門邏輯輸入）以實(shí)現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積項(xiàng)作為宏單元中的寄存器的輔助輸入（清零、置位、時(shí)鐘和時(shí)鐘的使能）。 乘積項(xiàng) 選擇 矩陣 共享邏輯擴(kuò)展項(xiàng) 16個(gè)擴(kuò)展 項(xiàng)乘積項(xiàng) 36個(gè) PIA 信號(hào)線 邏輯陣列 并聯(lián)邏輯擴(kuò)展項(xiàng) （ 來自其他宏單元 ） 全局 清除 全局 時(shí)鐘 2 清除 選擇 時(shí)鐘 /使 能選擇 Ucc 到 PIA 來自 I/O引腳 快速輸 入選擇 可編程寄存器 寄存器 旁路 到 I/O控制塊 D PRN CLRN ENA MAX7000S系列器件的宏單元的結(jié)構(gòu) 3. 擴(kuò)展乘積項(xiàng) EPT（ Expander Product Terms） 在 MAX7000S結(jié)構(gòu)中有兩種擴(kuò)展乘積項(xiàng) EPT類型，其一是共享擴(kuò)展乘積項(xiàng)，其二是并聯(lián)擴(kuò)展乘積項(xiàng)。 MAX7000S結(jié)構(gòu)允許利用共享擴(kuò)展乘積項(xiàng)或并聯(lián)擴(kuò)展乘積項(xiàng)作為附加的乘積項(xiàng)直接送到同一邏輯陣列塊的任一宏單元中，這樣就可以利用擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)單個(gè)宏單元不能是完成的復(fù)雜函數(shù)。 （ 1）共享擴(kuò)展項(xiàng)（ Shareable Expanders） 共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng)，并將它們反向后反饋到邏輯陣列塊中，每個(gè)邏輯陣列塊 LAB有 16個(gè)共享擴(kuò)展項(xiàng)。每個(gè)共享擴(kuò)展項(xiàng)都可以被邏輯陣列塊 LAB內(nèi)任何一個(gè)宏單元或全部宏單元使用和共享，以便實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。下圖表示出共享擴(kuò)展項(xiàng)是如何饋送到多個(gè)宏單元的。 乘積項(xiàng) 選擇矩陣 宏單元乘 積項(xiàng)邏輯 16個(gè)共享 擴(kuò)展項(xiàng) 36個(gè) PIA 信號(hào)線 宏單元乘 積項(xiàng)邏輯 利用共享擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接 并聯(lián)擴(kuò)展項(xiàng)是指宏單元中沒有被使用的乘積項(xiàng)，將這些乘積項(xiàng)分配到鄰近的宏單元去以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。 下圖表示并聯(lián)擴(kuò)展項(xiàng)是如何從鄰近的宏單元借用的。 使用并聯(lián)擴(kuò)展項(xiàng)，允許最多 20個(gè)乘積項(xiàng)直接送到宏單元的“或”邏輯，其中 5個(gè)乘積項(xiàng)有宏單元本身提供， 15個(gè)并聯(lián)擴(kuò)展項(xiàng)是從同一個(gè) LAB中相鄰的宏單元借用的。當(dāng)需要并聯(lián)擴(kuò)展時(shí)，“或”邏輯的輸出通過一個(gè)選擇分頻器，送往下一個(gè)宏單元的并聯(lián)擴(kuò)展“或”邏輯輸入端。 （ 2）并聯(lián)擴(kuò)展項(xiàng)（ Parallel Expanders） 16個(gè)共享擴(kuò)展項(xiàng) 36個(gè) PIA信號(hào)線 到下一個(gè)宏單元 來自上一個(gè)宏單元 Preset Preset Clock Clock Clear Clear 宏單元乘 積項(xiàng)邏輯 乘積 項(xiàng)選 擇矩 陣 乘積 項(xiàng)選 擇矩 陣 宏單元乘 積項(xiàng)邏輯 利用并聯(lián)擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接 通 過 可 編 程 連 線 陣 列 PIA （ Programmable Interconnect Array） ， 可以把不同的邏輯陣列塊相互連接 ， 以實(shí)現(xiàn)用戶所需要的邏輯功能 。 通過對(duì)可編程連線陣列 PIA合適編程 ， 就可以把器件中的任何信號(hào)連接到其目的地上 。 所有的 MAX7000S器件的專用輸入 、 I/O引腳和宏單元輸出都是連接到可編程連線陣列 PIA， 而通過可編程連線陣列 PIA能夠有把這些信號(hào)送到整個(gè)器件內(nèi)的任何地方 。 只有每個(gè)邏輯陣列塊需要的信號(hào)才布置從可編程連線陣列PIA到邏輯陣列塊 LAB的連線 。 4. 可編程連線陣列 PIA 到 LAB EEPROM單元 PIA信號(hào) 圖 210 PIA連接到 LAB的方式 I/O控制塊 IOC主要是由三態(tài)門和使能控制電路構(gòu)成的 ， 在每個(gè)邏輯陣列塊 LAB和 I/O引腳之間都有一個(gè) I/O控制塊 IOC。 I/O控制塊 IOC允許每個(gè) I/O引腳被獨(dú)立配置為輸入 、 輸出或雙向工作方式 。 所有I/O引腳都有一個(gè)三態(tài)緩沖器 ， 它的使能端可以受到全局輸出使能信號(hào)的其中一個(gè)使能信號(hào)控制 ， 或者是直接連到地 （ GND） 或電源 （ VCC） 上 。 5. I/O控制塊 IOC（ I/O Control Blocks） Vcc GND 開漏極輸出 擺率控制 來自宏單元 快速輸入宏單元寄存器 輸入到 PIA 連接到其他 I/O引腳 PIA 6個(gè)全局輸 出使能信號(hào) MAX7000S系列器件的 I/O控制塊 2. 4 FPGA的基本結(jié)構(gòu) FPGA現(xiàn)場可編程門陣列，是在 20世紀(jì) 80年代中期出現(xiàn)的一種新型的可編程邏輯器件， FPGA是由掩膜可編程門陣列和簡單可編程邏輯器件演變而來的，將他們的特性結(jié)合在一起，使得 FPGA既有門陣列的高密度性和通用性，又有可編程器件的用戶可編程特性。 FPGA整體結(jié)構(gòu) 特點(diǎn)： 1）邏輯塊小、功能較少 2）邏輯塊的數(shù)量很多。 CLB 可編程開關(guān)矩陣 可編程輸入 /輸出模塊 互連資源可編程連線 PI 可編程邏輯模塊 CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB 可配置邏輯塊 CLB是 FPGA的基本邏輯單元 ，用于實(shí)現(xiàn) FPGA芯片中的大部分邏輯功能 。 可配置邏輯塊 CLB內(nèi)部基本結(jié)構(gòu)如圖所示，其主要包括由觸發(fā)器、邏輯函數(shù)發(fā)生器、可編程的數(shù)據(jù)選擇器及其他控制電路組成，每個(gè) CLB實(shí)現(xiàn)單一的邏輯功能，多個(gè) CLB以陣列的形式分布在器件的中部，由 PI相連，實(shí)現(xiàn)復(fù)雜的邏輯功能。 可配置邏輯塊 CLB FPGA的可配置邏輯塊 (CLB) 1. 3 個(gè) 查 找 表（ LUT） ， 它們用作組合邏輯發(fā)生器 。 2. 二個(gè) D觸發(fā)器 3二組多路選擇器 。 簡化的 FPGA CLB結(jié)構(gòu) G L U TG4G3G2G1G4G3G2G1G1 ～ G4的 組 合 邏 輯功能GH L U TGH1FHF , G , H 1的 組 合邏輯功能F L U TF4F3F2F1F4F3F2F1F1 ～ F4的 組 合 邏 輯功能GC L KCESRDC L KCEQ YQSRDC L KCEQ XQX由 配 置 程 序 控 制 的 多 路選 擇 器SRH1D I NABY 在可配置邏輯塊 CLB中共有 3個(gè)邏輯函數(shù)發(fā)生器，包括兩個(gè) 4輸入的邏輯函數(shù)發(fā)生器（ GLUT、FLUT）和一個(gè) 3輸入的邏輯函數(shù)發(fā)生器（ HLUT）。這些邏輯函數(shù)發(fā)生器是采用基于靜態(tài)隨機(jī)存儲(chǔ)器的查表 LUT（ Look Up Table）結(jié)構(gòu)，如圖所示 4輸入邏輯函數(shù)發(fā)生器 GLUT的內(nèi)部結(jié)構(gòu)。查找表 LUT的工作原理類似于用 PROM實(shí)現(xiàn)多種組合邏輯函數(shù)，其輸入等效于 PROM的地址碼，存儲(chǔ)的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。 16 1 RAM G1 G2 G3 G4 G 4輸入邏輯函數(shù)發(fā)生器 GLUT的內(nèi)部結(jié)構(gòu) 在 CLB結(jié)構(gòu)圖中，