【正文】 LUT、FLUT）和一個 3輸入的邏輯函數(shù)發(fā)生器（ HLUT）。 可配置邏輯塊 CLB FPGA的可配置邏輯塊 (CLB) 1. 3 個 查 找 表（ LUT） ， 它們用作組合邏輯發(fā)生器 。 CLB 可編程開關(guān)矩陣 可編程輸入 /輸出模塊 互連資源可編程連線 PI 可編程邏輯模塊 CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB 可配置邏輯塊 CLB是 FPGA的基本邏輯單元 ，用于實現(xiàn) FPGA芯片中的大部分邏輯功能 。 5. I/O控制塊 IOC（ I/O Control Blocks） Vcc GND 開漏極輸出 擺率控制 來自宏單元 快速輸入宏單元寄存器 輸入到 PIA 連接到其他 I/O引腳 PIA 6個全局輸 出使能信號 MAX7000S系列器件的 I/O控制塊 2. 4 FPGA的基本結(jié)構(gòu) FPGA現(xiàn)場可編程門陣列，是在 20世紀(jì) 80年代中期出現(xiàn)的一種新型的可編程邏輯器件， FPGA是由掩膜可編程門陣列和簡單可編程邏輯器件演變而來的，將他們的特性結(jié)合在一起，使得 FPGA既有門陣列的高密度性和通用性，又有可編程器件的用戶可編程特性。 I/O控制塊 IOC允許每個 I/O引腳被獨立配置為輸入 、 輸出或雙向工作方式 。 只有每個邏輯陣列塊需要的信號才布置從可編程連線陣列PIA到邏輯陣列塊 LAB的連線 。 通過對可編程連線陣列 PIA合適編程 ， 就可以把器件中的任何信號連接到其目的地上 。當(dāng)需要并聯(lián)擴展時，“或”邏輯的輸出通過一個選擇分頻器，送往下一個宏單元的并聯(lián)擴展“或”邏輯輸入端。 下圖表示并聯(lián)擴展項是如何從鄰近的宏單元借用的。下圖表示出共享擴展項是如何饋送到多個宏單元的。 （ 1）共享擴展項（ Shareable Expanders） 共享擴展項就是由每個宏單元提供一個未使用的乘積項，并將它們反向后反饋到邏輯陣列塊中，每個邏輯陣列塊 LAB有 16個共享擴展項。 乘積項 選擇 矩陣 共享邏輯擴展項 16個擴展 項乘積項 36個 PIA 信號線 邏輯陣列 并聯(lián)邏輯擴展項 （ 來自其他宏單元 ） 全局 清除 全局 時鐘 2 清除 選擇 時鐘 /使 能選擇 Ucc 到 PIA 來自 I/O引腳 快速輸 入選擇 可編程寄存器 寄存器 旁路 到 I/O控制塊 D PRN CLRN ENA MAX7000S系列器件的宏單元的結(jié)構(gòu) 3. 擴展乘積項 EPT（ Expander Product Terms） 在 MAX7000S結(jié)構(gòu)中有兩種擴展乘積項 EPT類型，其一是共享擴展乘積項，其二是并聯(lián)擴展乘積項。 2. 宏單元（ Macrocells） ? 宏單元（ Macrocell）是 MAX7000S系列器件的具體邏輯單元，是由邏輯陣列、乘積項選擇矩陣和可編程寄存器等三個功能塊構(gòu)成。 2）用于寄存器輔助功能的全局控制信號。多個邏輯陣列塊 LAB是通過可編程連線陣列 PIA連接在一起的，而對于可編程連線陣列PIA，這個全局總線包括所有的專用輸入、 I/O引腳和宏單元的信號引線。 MAX7000S系列器件結(jié)構(gòu) 主要包含五個主要部分： ? 邏輯陣列塊 LAB（ Logic Array Blocks）、 ? 宏單元（ Macrocells）， ? 擴展乘積項 EPT（ Expander Product Term）、 ? 可編程連線陣列 PIA（ Programmable Interconnect Array） ? I/O控制塊 IOC（ I/O Control Blocks）， 邏輯塊可編程內(nèi)連線I/O邏 輯 塊邏 輯 塊邏 輯 塊邏 輯 塊I/O邏 輯 塊邏 輯 塊邏 輯 塊邏 輯 塊 CPLD整體結(jié)構(gòu) 特點： 1）邏輯塊大、功能強 2）邏輯塊的數(shù)量少。 2. 3 CPLD的基本結(jié)構(gòu)與可編程原理 CPLD復(fù)雜可編程邏輯器件，是在 20世紀(jì)80年代中期從 PAL和 GAL器件發(fā)展出來的器件，其結(jié)構(gòu)與 PAL和 GAL器件基本相同，由可編程的與陣列、固定的或陣列、輸入處理電路和輸出處理電路組成。 GAL首次采用了 CMOS工藝，使得 GAL具有可以反復(fù)擦除和改寫的功能，徹底克服了熔絲型可編程器件的只能一次可編程問題。雖PAL具有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計提供一定的靈活性，但是不同的 PAL器件具有獨立的、單一性的輸出結(jié)構(gòu)，從而造成 PAL器件的通用性比較差；此外， PAL器件仍采用熔絲工藝，只可一次性編程使用。 PLA由于與陣列、或陣列都可編程，造成軟件算法過于復(fù)雜，運行速度下降，人們設(shè)計了與門陣列可編程或門陣列固定的 PAL，避免了 PLA存在的一些問題，運行速度有所提高，各個邏輯函數(shù)簡化，不必考慮公共乘積項，送到或門的乘積項數(shù)目固定，大大簡化算法，使得輸出的乘積項為有限。雖然 PLA的存儲單元利用率相對較高，但是其與陣列和或陣列都是可編程，造成軟件算法復(fù)雜，運行速度大幅下降；并且該器件依然是采用熔絲工藝，只可一次性編程使用。 可編程邏輯陣列 PLA是對 PROM進行改進而產(chǎn)生的。任何組合函數(shù)都可以采用 PLA來實現(xiàn)。 PROM陣列結(jié)構(gòu) A0 A1 A3 Y0 Y1 Y2 可編程邏輯陣列 PLA（ Programmable Logic Array）。 在 PROM中，與門陣列固定，或門陣列可編程， PROM只能實現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，PROM的存儲單元利用率比較低； PROM的與陣列采用的是全譯碼，產(chǎn)生了全部最小項； PROM是采用熔絲工藝，只可一次性編程使用。 存儲單元陣列的輸出，是一個或門陣列，產(chǎn)生m個輸出函數(shù)， m就是 PROM的輸出數(shù)據(jù)寬度，或門陣列式可編程的。 地址譯碼部分完成 PROM存儲陣列的行的選擇，是邏輯與的運算，即把 PROM的地址譯碼器 看成是一個與陣列。 一般由于 PLD的特殊而復(fù)雜的結(jié)構(gòu)，采用約定的符號簡化表示。 低密度 PLD可編程原理 簡單 PLD邏輯規(guī)模較小，只能實現(xiàn)通用數(shù)字邏輯電路，結(jié)構(gòu)上由簡單的“與 或”門陣列和輸入輸出單元組成，常見的簡單 PLD有 PROM、 PLA、 PAL、 GAL等。 ④ 采用 電擦除 、 電可編程 元件 EEPROM 工藝結(jié)構(gòu)的可編程器件 。 反熔絲元件 場氧化物擴散層介質(zhì)多 晶硅1 .2 μ m編程時須加中壓 18v，擊穿介質(zhì)層，使節(jié)點聯(lián)通。 2．從可編程特性上分類 可編程邏輯器件的編程信息均 存儲在可編程元件中 。 一次可編程的典型產(chǎn)品是 PROM、 PAL和熔絲型 FPGA 2） 重復(fù)可編程器件 －－優(yōu)點是可 多次修改設(shè)計 ,特別適合于系統(tǒng)樣機的研制 。 可編程邏輯器件按編程方式分為兩類 : 1） 一次性編程 (One Time Programmable,簡稱 OTP)器件 。 如 Altera公司的 EPM9560,其密度為 12022門 /片 . Lattice公司的 pLSI/ispLSI3320為 14000門 /片 . Xilinx公司的 XC4020為 20220門 /片 ,等等。（這里的門是指 PLD等效門） PLD的分類方法較多，也不統(tǒng)一，下面簡單介紹 3種。 二 . PLD的分類 1．從結(jié)構(gòu)的復(fù)雜程度分類