組合可編程邏輯器ppt課件-文庫吧資料
2025-05-09 03:37本頁面
【正文】 D L=AB L T 1 T 2 T3 T 4 A B C D V CC 連接 連接 連接 斷開 A、 B、 C 中有一個為 0 A、 B、 C 都為 1 輸出為 0； 輸出為 1。 L A B C ≥1 L D F1=A+B+C+D L 4 A B A B L 3 A B A B L 3 A B A B A A A A EN EN 三態(tài)輸出緩沖器 輸出恒等于 0的與門 輸出為 1的與門 A A A 輸入緩沖器 (3) 編程連接技術(shù) A L B C D L V CC A B C D 熔絲 PLD表示的與門 熔絲工藝的與門原理圖 L=A?B?C V CC + (5V) R 3k W L D 1 D 2 D 3 A B C 高電平 A、 B、 C有一個輸入低電平 0V A、 B、 C三個都輸入高電平 +5V 5V 0V 5V 低電平5V 5V 5V L=A VLSIC 二、 PLD的發(fā)展態(tài)勢 ? 向低電壓和低功耗方向發(fā)展， 5V ? ? ? ? 更低 ?向高集成度、高速度方向發(fā)展 集成度已達到 400萬門以上 ?向數(shù)、?；旌峡删幊谭较虬l(fā)展 ?向內(nèi)嵌多種功能模塊 方向發(fā)展 RAM， ROM， DSP， CPU等 PROM PLA PAL GAL 低密度可編程邏輯器件 （ LDPLD） EPLD CPLD FPGA 高密度可編程邏輯器件 （ HDPLD） 可編程邏輯器件 （ PLD） 按集成密度劃分為 三、可編程邏輯器件的分類 PLD的結(jié)構(gòu)、表示方法 與門 陣列 或門 陣列 乘積項 和項 PLD主體 輸入 電路 輸入信號 互補 輸入 輸出 電路 輸出函數(shù) 反
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