【正文】 保證在實(shí)現(xiàn)邏輯綜合時(shí) ， 用盡可能少的邏輯資源 ， 得到盡可能快的工作速度 。 宏單元是 PLD的最基本元胞 ， 由它來(lái)實(shí)現(xiàn)基本的邏輯功能 。 采用這種結(jié)構(gòu)的 PLD芯片有： Altera的 MAX 7000、 MAX 3000系列 （ E2PROM工藝 ） , Xilinx的 XC 9500系列 （ Flash工藝 ） 和 Lattice、 Cypress的大部分產(chǎn)品（ E2PROM工藝 ） 。 (1) 載入 CFGIN指令進(jìn)入邊界掃描指令寄存器 (IR)， 并進(jìn)入移位數(shù)據(jù)寄存器 (SDR)； (2) 將標(biāo)準(zhǔn)配置數(shù)據(jù)串移至 TDI端 ， 并回到測(cè)試運(yùn)行閑置 (RTI)狀態(tài)； (3) 載入 RSTART指令進(jìn)入 IR， 并進(jìn)入 SDR狀態(tài)； (4) 啟動(dòng)時(shí)鐘序列 TCK(該序列長(zhǎng)度是可編程的 )后再回到測(cè)試運(yùn)行閑置 (RIT)狀態(tài) 。 第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 圖 2 33 主動(dòng)和從動(dòng)的串行模式電路圖 S p a r t a n ⅡS p a r t a n X L從動(dòng)模式M0 M1M2D I NC C L KD O U TD O N EP RO G RA MI N I TN / CN / CS p a r t a n Ⅱ主 動(dòng) 串 行模 式M0 M1M2D O U TD O N EP R O G R A MI N I TP RO G RA M3 . 3 V4 . 7 k ?( R E S E T 使 用 低 電平 觸 發(fā) )X C 1 7 0 I LC L KD A T ACE/ O ER E S E TC E OC C L KD I N 1. 主動(dòng)和從動(dòng)的串行模式 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 34 從動(dòng)并行模式電路圖 M1 M2M0S p a r t a n ⅡD0 ∶ D7C C L KB u s yD O N EM1 M2M0S p a r t a n ⅡD0 ∶ D7C C L KD O N EC C L KW RI T EB U S YC S ( 0 )D O N EI N I TP R O G R A MC S( 1 )CSP RO G RA MIN I TP RO G RA MI N I TW R IT EB U S Y…CSW R IT E2. 從動(dòng)并行模式 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 3. 邊界掃描模式 在采用邊界掃描模式來(lái)對(duì) FPGA器件配置或回讀配置數(shù)據(jù)時(shí) ， 不需要使用非專(zhuān)用腳 ， 僅需通過(guò)器件固有的基于 IEEE 試端 TAP即可進(jìn)行 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 表 2 6 配 置 模 式 表 配置模式：指 FPGA用來(lái)完成設(shè)計(jì)時(shí)的邏輯配置和外部連接方式。 FPGA芯片所具有的邏輯功能將隨著置入的配置數(shù)據(jù)的不同而不同 。 這一特征使得相應(yīng) FPGA器件在掉電時(shí) (或工作電壓低于額定值時(shí) )將丟失所存儲(chǔ)的信息 。 因?yàn)?ISR器件是基于SRAM編程技術(shù) ， 故系統(tǒng)掉電后 ， 芯片的編程信息會(huì)丟失 。 對(duì)于 SRAM FPGA， 通常使用在系統(tǒng)可重配置技術(shù) ISR(In System Reconfiguration)編程技術(shù) 。 一般采用鎖相環(huán) PLL,或延遲鎖相環(huán) DLL電路 。 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 （ 2） 延遲鎖相環(huán) （ DLL） 與 Spartan （ ） 系列相 比 ， SpartanⅡ 系列FPGA增加了延遲鎖相環(huán)電路 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 16 全局時(shí)鐘分布網(wǎng)絡(luò) 全 局 時(shí) 鐘行G C L K P A D 3G C L K B U F 3G C L K P A D 2G C L K B U F 2全 局 時(shí) 鐘列全局時(shí)鐘骨干線(xiàn)④ 全局布線(xiàn)資源和時(shí)鐘分布網(wǎng)絡(luò) 全局布線(xiàn)資源主要用于時(shí)鐘信號(hào)和其他有大扇區(qū)的信號(hào)布線(xiàn) 。 在每一行的 CLB， 有 4條可分離的總線(xiàn)， 因此， 在一行中有多條總線(xiàn)（見(jiàn)圖 2 15） 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 14 SpartanⅡ 系列 FPGA的局域布線(xiàn)框圖 C L BG R M至相鄰的 G R M至相鄰的 G R M至相鄰的 G R M至相鄰的 G R M與相鄰的 C L B 直接連接與相鄰的 C L B 直接連接第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 圖 2 15 與精細(xì)水平總線(xiàn)連接的 BUFT C L B C L B C L B C L B三 態(tài) ③ 精細(xì)布線(xiàn) 一些信號(hào)需要精細(xì)的布線(xiàn)資源以增強(qiáng)其性能。內(nèi)部的 CLB回讀路徑 ， 提供了在同一個(gè) CLB內(nèi)與 LUT的高速連接； 其中給出了 3種連接方式： ① 可編程的布線(xiàn)矩陣 這是一條最長(zhǎng)的延遲線(xiàn) ， 它給出了設(shè)計(jì)最壞情況下的速度門(mén)限 。 一個(gè) LC包括一個(gè) 4輸入的函數(shù)發(fā)生器、 進(jìn)位邏輯和一個(gè)存儲(chǔ)部分。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 2） 結(jié)構(gòu)原理 （ 1） 總體結(jié)構(gòu)描述 SpartanⅡ 系列 FPGA的基本結(jié)構(gòu)主要包括 5個(gè)可配置部分： ① 可配置邏輯塊 （ CLB） ， 用于實(shí)現(xiàn)大部分邏輯功能； ② 可編程的輸入輸出塊 （ IOB） ， 提供封裝引腳與內(nèi)部邏輯之間的連接接口； ③ 豐富的多層互連結(jié)構(gòu)； ④ 片上隨機(jī)存取內(nèi)存； ⑤ DLL時(shí)鐘控制塊 。 為增強(qiáng)時(shí)鐘控制 ， 提供了 4個(gè)主要的全局低偏移時(shí)鐘分配網(wǎng)絡(luò) ， 以及 24個(gè)次全局網(wǎng)絡(luò)； 有兩種類(lèi)型的片上隨機(jī)存取內(nèi)存 （ SelectRAMTM） ： 塊狀 RAM和分布式 RAM。 該系列 FPGA芯片采用低壓布線(xiàn)結(jié)構(gòu) 。 該系列 FPGA有多達(dá) 5292個(gè)邏輯元胞及 20 105個(gè)系統(tǒng)門(mén) ， 采用基于 VirtexTM結(jié)構(gòu)的流水線(xiàn)新結(jié)構(gòu) ， 片內(nèi)含有嵌入式 RAM， 并采用先進(jìn)的 ， 6層板結(jié)構(gòu) ， 可實(shí)現(xiàn)不限量的可重復(fù)編程 。 緩沖器使信號(hào)延遲最短，偏移最小，增強(qiáng)布線(xiàn)的靈活性。 (3) 全局網(wǎng)絡(luò)和緩沖器 該系列 FPGA中有精細(xì)的全局網(wǎng)絡(luò) 。 Spartan系列 FPGA還有附加的繞 IOB的布線(xiàn)通道 ， 稱(chēng)為 Versa環(huán) 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 可編程開(kāi)關(guān)矩陣（ PSM）的開(kāi)關(guān)由晶體管完成，每個(gè)水平連線(xiàn)和垂直連線(xiàn)的交匯處有 6個(gè)晶體管，用于實(shí)現(xiàn)信號(hào)的連接。 圖 2 7 是一個(gè) SpartanXL系列 FPGA IOB的簡(jiǎn)化功能圖。 第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 圖 2 7 基本 FPGA IOB的簡(jiǎn)化功能框圖 G T STOOKDC L KCEQ1112IKCEDC L KCEQ延 遲可編程的上拉 / 下拉網(wǎng) 絡(luò)輸 入 緩 沖器輸 出 驅(qū) 動(dòng)器可 編 程 的偏 移 率可編程的 TTL/ C M O S 驅(qū)動(dòng)器由 配 置 程序 控 制 的 多 路選擇器封裝焊墊 b. IOB的結(jié)構(gòu)與原理 用戶(hù)可配置的輸入輸出塊（ IOB）為芯片外部封裝引腳和內(nèi)部邏輯連接提供接口。 第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 圖 2 3 FPGA結(jié)構(gòu)原理圖 并關(guān)陣列C L B C L BC L B C L BPII O BC L B 2. 基本的 SRAM FPGA的整體結(jié)構(gòu) 主要 3部分： 可配置邏輯塊 CLB(Configurable Logic Block)、 可編程輸入／輸出模塊 IOB(Input/Output Block)、 可編程內(nèi)部連線(xiàn) PI(Programmable Interconnect)。 缺點(diǎn)： ① 斷電 ， SRAM的數(shù)據(jù)就會(huì)丟失 ， 故需要外附一個(gè) PROM或EPROM，