【正文】 控 制電 壓 擺 率控 制到 P I A快 速 輸 出到宏 單 元 寄存 器去其他 I / O 引腳來 自 宏 單元 圖 2 – 54 為 I/O控制塊的結構圖 （ 4） I/O控制塊 I/O控制塊允許每個 I/O引腳單獨地配置為輸入 、 輸出和雙向工作方式 。 目前大多數 CPLD芯片均采用 ISP編程技術 。 第 2章 大規(guī)?，F場可編程邏輯器件 反熔絲 FPGA的基本結構與工作原理 1. 基本的反熔絲 FPGA的編程原理 Actel FPGA從其物理結構而言與門陣列類同； 只是其芯片上已布好豐富的布線資源 ， 線與線之間可以通過融通單元的接點實現連接 ， 并由設計邏輯決定其相互之間的連接關系； 硅片的四周分布著 I/O模塊 ， I/O模塊包圍的部分是排成行狀的邏輯功能塊 。 第 2章 大規(guī)?，F場可編程邏輯器件 1） 基本的反熔絲 FPGA的邏輯塊 Actel將所有 C單元 （ 組合邏輯塊 ） 及 R單元 （ 寄存器邏輯塊 ）邏輯塊排列在稱為簇的水平集合塊中 。 每個 C單元都有反相功能 ， 這對先前實現反相功能需附加邏輯塊來說 ， 是一個有重要意義的突破 。 。 R單元還可對時鐘極性編程 ， 寄存器級連時也有此特性 ， 這樣設計者進行總體設計時綜合更加靈活 。 (2） MTM技術適用于 Axcelerator、 SXA、 eX、 SX系列 ， 其基本結構如圖 2 80 所示 。 但其主要的弱點是一次性編程 ， 不可修改 ， 故其成本相對較高 。 具有 ISP功能的器件在下載時無需專門的編程器 ， 可直接在已制成的系統(tǒng) (稱為目標系統(tǒng) )中或印制板上對芯片進行編程數據下載 。 MAX 7000的 PIA則有固定的延時。 乘積項選擇矩陣用于分配這些乘積項作為到或門和異或門的主要邏輯輸入 ， 以實現組合邏輯函數 。 第 2章 大規(guī)?，F場可編程邏輯器件 圖 2 42 XC 9500XL結構框圖 宏單元1 ～ 18F B 1宏單元1 ～ 18F B 2宏單元1 ～ 18F B 3宏單元1 ～ 18FB NI S P 控制器FastCONNECTⅡ開關矩陣J T A G 控制器I O B54185418541854183J T A G 端口I / OI / OI / OI / O…I / OI / OI / OI / O / G C L K312 ～ 4I / O / G S RI / O / G T S注 意 ： 功 能 塊 的輸 出 直 接 驅 動 I / O 塊I / O…第 2章 大規(guī)?，F場可編程邏輯器件 圖 2 43 XC 9500XL功能塊結構框圖 宏單元 1宏單元 18乘積項分配器可 編 程 與陣 列54來自F a s t C O N N E C T Ⅱ開關矩陣F a s t C O N N E C T Ⅱ開關矩陣181818O U TP T O E接 I / O 塊81全局時鐘全局置位 / 復位 （ 1） 功能塊（ FB） 每個功能塊均由 18個獨立的宏單元構成。D+B 采用共享擴展項后會增加一個短的延時 。 采用這種結構的 PLD芯片有： Altera的 MAX 7000、 MAX 3000系列 （ E2PROM工藝 ） , Xilinx的 XC 9500系列 （ Flash工藝 ） 和 Lattice、 Cypress的大部分產品（ E2PROM工藝 ） 。 FPGA芯片所具有的邏輯功能將隨著置入的配置數據的不同而不同 。 一般采用鎖相環(huán) PLL,或延遲鎖相環(huán) DLL電路 。 在每一行的 CLB， 有 4條可分離的總線， 因此， 在一行中有多條總線（見圖 2 15） 。 ① 可編程的布線矩陣 這是一條最長的延遲線 ， 它給出了設計最壞情況下的速度門限 。 該系列 FPGA芯片采用低壓布線結構 。 Spartan系列 FPGA還有附加的繞 IOB的布線通道 ， 稱為 Versa環(huán) 。 第 2章 大規(guī)?，F場可編程邏輯器件 圖 2 3 FPGA結構原理圖 并關陣列C L B C L BC L B C L BPII O BC L B 2. 基本的 SRAM FPGA的整體結構 主要 3部分： 可配置邏輯塊 CLB(Configurable Logic Block)、 可編程輸入／輸出模塊 IOB(Input/Output Block)、 可編程內部連線 PI(Programmable Interconnect)。 ② 采用大量的傳輸門開關 ， 影響了芯片信號傳遞速度 ， 限制了系統(tǒng)的使用頻率 。 第 2章 大規(guī)模現場可編程邏輯器件 (2) IOB布線通道 IOB布線通道形成一個環(huán) ， 圍繞在 CLB陣列的四周 ， 用于連接 I/O 口與 CLB。 SpartanⅡ 系列 FPGA具有系統(tǒng)級特性 。 第 2章 大規(guī)模現場可編程邏輯器件 圖 2 12 SpartanⅡ 系列 FPGA的 IOB結構 SRD QC L KCESRD QC L KCESRD QC L KCETC L KT C ESROO C EII C EIQ可編程延 遲VCCOE可編程的輸 入 緩 沖器內部參考可編程的輸 出 緩 沖器可編程的B i a s 和 E S D網 絡接 組 上 其他外部的 VR E F輸入接相鄰的 I / O 口封裝引腳I / O , VR E F封裝引腳I / O封裝引腳VCCO（ 3） 可編程輸入 /輸出塊（ IOB） 第 2章 大規(guī)?，F場可編程邏輯器件 圖 2 13 SpartanⅡ 系列 FPGA的 I/O組 S p a r t a n Ⅱ器 件組7組6 組 0 組 1 組 5 組 4組2組3G C L K 3 G C L K 2G C L K 1 G C L K 0第 2章 大規(guī)?，F場可編程邏輯器件 （ 4） 布線通道 SpartanⅡ 系列 FPGA的布線通道主要包括可編程的布線矩陣 、 局域布線 、 精細布線 、 全局布線以及時鐘布線網絡和 I/O布線等豐富的布線資源 。 在SpartanⅡ 系列 FPGA的結構中， 精細布線資源為一些兩種信號提供布線： 水平布線資源為片上三態(tài)總線提供布線。 DLL可使時鐘信號按倍頻 ， 或使時鐘信號按 、 、 16分頻輸出 。 采用這類FPGA的數字系統(tǒng)在每次接通電源后 ， 必須首先對該器件的 SRAM加載數據 ， 即重新裝入器件功能配置數據 。 第 2章 大規(guī)?，F場可編程邏輯器件 基于 EPROM/E2PROM/Flash Memory的現場可編程邏輯器件 與 SRAM FPGA相比， EPROM/E2PROM/Flash Memory CPLD的主要特征是： 基于寬位的乘積項（ ProductTerm）陣列輸入結構， 基于非揮發(fā)的 EPROM/E2PROM/Flash Memory開關編程原理， 功能復雜的可編程邏輯塊， 集中布線的布線池等。 每個共享擴展乘積項可被 LAB內任何 (或全部 )宏單元使用和共享 ， 以實現復雜的邏輯函數 。C 2） XC 9500XL系列 CPLD的結構原理 每一個 XC 9500XL系列 CPLD由多個功能塊（ FB）和 I/O塊（ IOB）組成， 可用開關矩陣 FastCONNECTⅡ 完全互連。 圖