可編程邏輯器件基礎(chǔ)(存儲版)
【正文】 口）， TMS（測試模式選擇 ）， TDI（測試數(shù)據(jù)輸入）， TDO（測試數(shù)據(jù)輸出）。 （ 3）對單個核心邏輯進行測試，可以初始化該邏輯并且利用其本身的測試結(jié)構(gòu)。這是板級測試的主要環(huán)節(jié)，也是邊界掃描結(jié)構(gòu)的主要應(yīng)用。分別是：芯片級測試、板級測試和系統(tǒng)級測試。適配通常都由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成。 ? 2． HDL綜合器常用的三種綜合器 。 適配器也稱為結(jié)構(gòu)綜合器 ， 它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中 ， 使之產(chǎn)生最終的下載文件 ， 如 JEDEC、 Jam格式的文件 。 CPLD/FPGA設(shè)計流程 設(shè)計輸入 閃速存儲器與 EPROM和 EEPROM一樣屬于浮柵編程器件 ， 其存儲單元也是由帶兩個柵極的 MOS管組成 。熔絲型開關(guān)的編程原理如圖所示。 功能單元 ? 可編程邏輯器件器件的功耗通常由所用的 I/O引腿決定 ， 當該芯片有較多的 I/O引腿被利用時 ， 必須考慮 I/O配置的潛在功耗及 I/O塊的有效性 。 FPGA和 CPLD都是可編程 ASIC， 有許多共同的特點 ， 但由于CPLD和 FPGA硬件結(jié)構(gòu)上的差異 ， 使得它們具有各自的特點： ? 在結(jié)構(gòu)工藝方面； ? 在觸發(fā)器數(shù)量上； ? 在邏輯規(guī)模和復(fù)雜度方面； ? 在時延方面； ? ? CPLD/FPGA的結(jié)構(gòu)特點 ? 可編程邏輯器件可以由用戶編程實現(xiàn)專門要求的功能 ， 主要是由于其提供了四種可編程資源：即位于芯片內(nèi)部的可編程功能單元；位于芯片四周的可編程 I/O；分布在芯片各處的可編程布線資源和片內(nèi)存儲塊 RAM。 ? Virtex4系列 FPGA ? Spartan II Spartan3 Spartan 3E器件系列 FPGA ? XC9500 XC9500XL系列 CPLD CPLD/FPGA的結(jié)構(gòu)特點 ? Xilinx公司的 CPLD/FPGA ?Xilinx公司 FPGA的基本結(jié)構(gòu) :由三個部分組成：可編程邏輯塊 CLB(Configurable Logic Blocks)、可編程輸入 /輸出塊 IOB(InPut /Output Block)和可編程內(nèi)部連接 PI(Programmable Interconnect)。 PLD器件的基本結(jié)構(gòu) ? 高密度可編程邏輯器件（ HDPLD）主要包括 CPLD和 FPGA，它們的邏輯規(guī)模都比較大，能夠?qū)崿F(xiàn)一些復(fù)雜的數(shù)字系統(tǒng)功能。 PLD器件的基本結(jié)構(gòu) A1 陣列 1A0 0AA1 A0 F0 F1 （可編程） 或陣列 （可編程） ? PLA與 PROM的比較 ? 圖中是 6 3 PLA與 8 3 PROM的比較，兩者可以實現(xiàn)相同的邏輯功能， PLA只需要 6（ 2 3）條乘積項線，而不是 PROM的 8（ 23）條。 PLD器件的基本結(jié)構(gòu) 查找表 LUT 輸入 1 輸入 2 輸入 4 輸入 3 輸出 ? 電路符號 ? 在常用的 EDA軟件中，原理圖一般是用圖中所示的“常用符號”來描述表示的。 ? 向高速可預(yù)測延時器件的方向發(fā)展 。 ? SRAM型器件，即 SRAM查找表結(jié)構(gòu)的器件。大部分簡單的 PLD和 CPLD都屬于這個范疇。 （ 3） 20世紀 80年代初， Lattice公司發(fā)明了電可擦寫的、比 PAL器件使用更靈活的通用可編程陣列邏輯 GAL。 概述 PLD器件的基本結(jié)構(gòu) CPLD/FPGA的結(jié)構(gòu)特點 可編程邏輯器件的編程元件 可編程邏輯器件的基本資源 可編程邏輯器件的測試技術(shù) 可編程邏輯器件的設(shè)計與開發(fā) 可編程邏輯器件基礎(chǔ) 可編程邏輯器件是一種由用戶編程實現(xiàn)所需功能的半定制集 成電路 ， 近年來發(fā)展十分迅速 ， 已在國內(nèi)外的計算機硬件 、 工業(yè) 控制 、 智能儀表 、 數(shù)字視聽設(shè)備 、 家用電器等領(lǐng)域得到了廣泛的 應(yīng)用 。 （ 6）進入 20世紀 90年代以后，集成電路技術(shù)進入到飛速發(fā)展的時期。大多數(shù)FPGA屬于此類器件。 ? 降低設(shè)計成本，采用可編程邏輯器件為降低投資風險提供了合理的選擇途徑，它不需掩膜制作費用，在設(shè)計的初期或在小批量的試制階段，其平均單片成本遠低于門陣列。圖中所示為 PLD器件的基本結(jié)構(gòu)框圖，它由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等四部分組成。 A A (b) PLD的互補輸入 PLD器件的基本結(jié)構(gòu) A A (a) PLD的互補緩沖器 (c) PLD中與陣列的表示 F＝ ABD ABCD (d) PLD中或陣列的表示 F＝ A＋ C ABCD ? PROM ? PROM即可編程只讀存儲器（ Programmable Read Only Memory）， ROM除了用作只讀存儲器外，還可作為 PLD使用。 PLD器件的基本結(jié)構(gòu) A1 A0 F1 F2 A2 F0 A1 A0 F1 F2 A2 F0 ? PAL ? PLA的利用率很高，但是軟件算法過于復(fù)雜
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1