【正文】 5） PLD已在計算機(jī)硬件、工業(yè)控制、現(xiàn)代通信、智能儀 表和家用電器等領(lǐng)域得到愈來愈廣泛的應(yīng)用。 特點： 速度快，費(fèi)用低，易于編程。 互補(bǔ)輸出 . 本例為低 輸出有效 ② 可編程 I/O結(jié)構(gòu) I/O ≥1 1 輸入項 I … … EN 1 1 2) 寄存器輸出型 寄存器輸出型結(jié)構(gòu) ,內(nèi)含觸發(fā)器 ,適應(yīng)于實現(xiàn)時序邏輯電路 . ① 寄存器輸出結(jié)構(gòu) Q ≥1 1 輸入項 I … … EN 1 1 1D CLOCK EN ②帶 異或門 的寄存器輸出結(jié)構(gòu) Q ≥1 1 輸入項 I … … EN 1 1 ≥1 1D =1 CLOCK EN ③ 算術(shù)運(yùn)算反饋結(jié)構(gòu) A ≥1 1 輸入項 B … … EN 1 1 1D =1 CLOCK EN ≥1 ≥1 ≥1 ≥1 ≥1 A A A+B A+B A+B A+B 輸出 ≥1 EN 1 1 1D CLK EN ≥1 EN 1 1 1D 1 1 1 IN1 IN8 OUT1 OUT8 … … … PAL16R8 0 63 0 31 PAL的結(jié)構(gòu)代碼 組合型 寄存器型 類型 代碼 H L P C XP S R X RP RS V 含 義 高有效輸出 低有效輸出 可編程輸出極性 互補(bǔ)輸出 異或門、可編程輸出極性 積項共享 寄存器型輸出 帶異或門寄存器型輸出 帶可編程極性寄存器型 帶積項共享寄存器型 通用型 實 例 PAL10H8 PAL10L8 PAL16P8 PAL16C1 AmPAL22XP10 PAL20S10 PAL16R8 PAL16X4 PAL16RP8 PAL20RS10 AmPAL22V10 請用 PAL16L8實現(xiàn) 2 2乘法器（輸入 A1A0和 B1B0分別為兩位二進(jìn)制數(shù)，輸出為結(jié)果 F3F2F1F0）。 （ 2）通過編程可以將 GLB設(shè)置成多種連接模式： 1）標(biāo)準(zhǔn)模式 2）高速旁路模式 3）異或邏輯模式 4）單乘積項模式 5）多重模式 1）標(biāo)準(zhǔn)模式 4個或門的輸入分別為 4個、 4個、 5個和 7個乘積項的輸入，每個觸發(fā)器的輸入可以是或門中的一個或多個，所以最多可以將 20個乘積項的邏輯或輸入一個觸發(fā)器，實現(xiàn)多乘積項的邏輯函數(shù)。 通過對 ORP的編程，可以把任何一個 GLB的輸出信號靈活地與某一個 IOC相連。 說明： （ 2）邊沿 D觸發(fā)器 CLB中有 2個邊沿 D觸發(fā)器，通過 2個 4選 1數(shù)據(jù)選擇器可分別選擇 DIN、 F’、 G’和 H’之一作為 D觸發(fā)器的輸入信號。長線連接主要用于長距離或關(guān)鍵信號的傳輸。 （ 3） FPGA的內(nèi)連線是分布在 CLB周圍，而且編程的種類和編程點很多，使得 布線相當(dāng)靈活 ，而內(nèi)部時間延遲與器件的結(jié)構(gòu)邏輯連接有關(guān)， 傳輸延時不可預(yù)測 。 布線 是利用器件的連線資源，完成各個功能塊之間的信號連接。 （ 3）器件測試 在線測試器件的功能和性能指標(biāo)，看其是否達(dá)到最終目標(biāo)。 4）邏輯適配和分割 按系統(tǒng)默認(rèn)的或用戶設(shè)定的適配原則，把設(shè)計分為多個適合器件內(nèi)部邏輯資源實現(xiàn)的邏輯形式。 （ 2） FPGA中實現(xiàn)邏輯功能的 CLB比其他 HDPLD實現(xiàn)邏輯功能的宏單元規(guī)模小，制作一個宏單元的面積可以制作多個 CLB，因而 FPGA內(nèi)的觸發(fā)器要多于其他HDPLD，使得 FPGA在 實現(xiàn)時序邏輯電路時要強(qiáng)于其他 HDPLD。靈活性好，但信號傳輸時延不可預(yù)知。 XC4000系列 FPGA基本結(jié)構(gòu) 2. 可配置邏輯模塊（ CLB） 11XC4000系列 FPGA的 CLB結(jié)構(gòu)圖 （ 1）組合邏輯函數(shù)發(fā)生器 查找表的工作原理類似于用 ROM實現(xiàn)多種組合邏輯函數(shù)，其輸入等效于 ROM的地址碼，存儲的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。 5）多重模式 在同一個 GLB中混合使用前 4種模式。 3. 通用邏輯模塊（ GLB） 用于實現(xiàn)邏輯功能，它由與陣列、乘積項共享的或邏輯陣列和輸出邏輯宏單元（ OLMC）組成。 可編程陣列邏輯 (PAL) PAL的基本結(jié)構(gòu) 1 1 1 ≥1 ≥1 A0 A1 A2 F1 F0 1. PAL的輸出結(jié)構(gòu) PAL的與陣列結(jié)構(gòu)類同 .但輸出結(jié)構(gòu)有多種 : 1) 組合輸出型 (這種結(jié)構(gòu)適用于實現(xiàn)組合邏輯電路 ) ① 專用輸出結(jié)構(gòu) O ≥1 1 輸入項 I … … 共有三種形式 : 高輸出有效 。但編程難度大，缺乏質(zhì)高價廉的開發(fā)工具。 中、小規(guī)模數(shù)字集成電路都屬于通用型。為破壞性讀出。 3）存放調(diào)試好的程序。 但目前絕大多數(shù) E2PROM集成芯片都在內(nèi)部設(shè)置了升壓電路，使擦、寫、讀都可在 +5V電源下進(jìn)行，不需要編程器。 正常工作 信息擦除 紫外線照射 SIMOS管時，浮柵上的電子形成光電流而泄放，又恢復(fù)到編程前的狀態(tài)，即將其存儲內(nèi)容擦除。 或陣列： 表示存 儲陣列。 2. PLD器件的連接表示方法 固定連接 可編程連接 不連接 （ 1） PLD 器件的連接表示法 （ 2）門電路表示法 1 A A 1 A A A A 反向緩沖器 A B C F A B C F 與門 A B C ≥1 F A B C ≥1 F 或門 （d）緩沖器 （ 3） 陣列圖 1 A 1 B 1 C D=BC E=AABBCC=0 F=AABBCC=0 G=1 半導(dǎo)體存儲器 半導(dǎo)體存儲器概述 半導(dǎo)體存儲器 是用半導(dǎo)體器件來存儲二值信息的大規(guī)模集成電路。第 7章 半導(dǎo)體存儲器和可編程邏輯器件 概述 1. 大規(guī)模集成電路分類 （ 1）半導(dǎo)體存儲器 半導(dǎo)體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機(jī)中的重要組成部分之一。目前除用作 CPU外，多用于實時處理系統(tǒng)。 ④ 陣列圖 與陣列： 表示譯 碼器。 信息寫入 柵極加 +5V電壓，該 SIMOS管不導(dǎo)通，只能讀出所存儲的內(nèi)容，不能寫入信息。 早期 E2PROM芯片都需用高電壓脈沖進(jìn)行編程和擦寫，由專用編程器來完成。 1) 實現(xiàn)組合邏輯函數(shù) 用 PROM實現(xiàn)組合邏輯函數(shù) ,實際上是利用 PRO