【正文】 道33 個(gè)列… …………局域陣列反饋第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 MAX9000器件的輸入 /輸出單元 外設(shè)控制總線[ 1 2 . . 0 ]到行或列快速通道互連8O E [ 7 . . 0 ]13來(lái)自行或列快速通道互連V C C轉(zhuǎn)換速率控制4C L K [ 3 . . 0 ]E N A [ 5 . . 0 ]V C CV C CC L K [ 1 . . 0 ]D QE N AC L R K62第 2章 大規(guī)?？删幊踢壿嬈骷? 現(xiàn)場(chǎng)可編程門陣列 (FPGA) FPGA是現(xiàn)場(chǎng)可編程門陣列 (Field Programmable Gate Array)的簡(jiǎn)稱。 專用行互連之間的最大相差為 4 ns延時(shí) ， 這可由用戶根據(jù)實(shí)際需要選擇 。 MAX+plusⅡ 編譯軟件能根據(jù)需要自動(dòng)地反相行 、 列互連的信號(hào) 。 I/O端口可作為輸入 、 輸出或雙向端口 。 圖 LE驅(qū)動(dòng)行和列互連的情況 。 每行 LAB有一組專用行互連 ， 對(duì) LAB的出 、 入信號(hào)進(jìn)行布線 。 這種結(jié)構(gòu)提供了可預(yù)測(cè)的性能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 快速通道互連 在 FLEX8000器件結(jié)構(gòu)中 ， LE和器件 I/O引腳的連接 ， 由快速通道互連實(shí)現(xiàn) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 邏輯陣列塊 (LAB) 每個(gè)邏輯陣列塊 (LAB)含有 8個(gè) LE及相應(yīng)的進(jìn)位和級(jí)聯(lián)鏈路 、 LAB控制信號(hào)和 LAB局部互連 。 FLEX8000器件結(jié)構(gòu)提供兩個(gè)專用高速數(shù)據(jù)通路：進(jìn)位鏈路和級(jí)聯(lián)鏈路。 觸發(fā)器上的時(shí)鐘 、 清零和預(yù)置控制信號(hào) ，可由專用輸入引腳 、 通用 I/O端口或任何內(nèi)部邏輯來(lái)驅(qū)動(dòng) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX8000的 LE D A T A 1D A T A 2D A T A 3D A T A 4清零預(yù)置邏輯L A B C T R L 1L A B C T R L 2查找表( L U T )進(jìn)位鏈路時(shí)鐘選擇L A B C T R L 3L A B C T R L 4( 級(jí)聯(lián))鏈路進(jìn)位輸入 級(jí)聯(lián)輸入P R ND QC L R ND F FLE 輸出進(jìn)位輸出 級(jí)聯(lián)輸出第 2章 大規(guī)?？删幊踢壿嬈骷? LUT是一個(gè)函數(shù)發(fā)生器 ， 它能快速計(jì)算 4變量的任意函數(shù) 。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX8000系列器件的結(jié)構(gòu) I O E I O E輸入輸出單元( I O E )邏輯陣列塊( L A B )I O EI O E?邏輯單元( L E )快速通道互 連I O E I O EI O E I O EI O EI O E?I O EI O EI O EI O E?? ? ? ????????? ?????? I O E I O E???第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 邏輯單元 (LE) 邏輯單元是 FLEX8000器件結(jié)構(gòu)中最小的邏輯單位 ，它們有緊湊的排列并提供高效的邏輯利用 。 IOE位于每行 (水平 )和每列 (垂直 )快速通道互連路徑的兩端 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 在 FLEX8000器件內(nèi)以及送到和來(lái)自器件引腳的信號(hào)互連 ， 由快速通道互連 (Fast Track Interconnect)來(lái)實(shí)現(xiàn) 。每個(gè) LAB由 8個(gè) LE組成，為行、列兩端的輸入 /輸出單元 (IOE— I/O Elements)提供 I/O端口。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 FLEX8000器件特性 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX8000系列器件的結(jié)構(gòu)如圖 。 LAB的這種大區(qū)組結(jié)構(gòu)為器件提供高性能和易布線等特征。 8個(gè) LE組合成一個(gè)邏輯陣列塊 (LAB—Logic Array Block)。前者提供實(shí)現(xiàn)組合邏輯功能，后者具有時(shí)序邏輯能力。 第 2章 大規(guī)?？删幊踢壿嬈骷? FLEX8000系列的結(jié)構(gòu)包含一個(gè)大規(guī)模的緊湊型邏輯單元積木塊矩陣。 開漏輸出使得器件能夠提供系統(tǒng)級(jí)的控制信號(hào) (例如 ， 中斷和寫信號(hào) )。 每個(gè) IOE可由通過多路選擇器的列通道驅(qū)動(dòng) ， 每個(gè) IOE可訪問的列通道的設(shè)置是不同的 ， 如圖 。 IOE作為輸出時(shí) ， 其輸出信號(hào)由一個(gè)對(duì)列通道進(jìn)行選擇的多路選擇器驅(qū)動(dòng) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K行到 IOE的連接 多路選擇器驅(qū)動(dòng)行快速通道連接I O E 8行通道每個(gè) I O E 最多驅(qū)動(dòng) 2 個(gè)每個(gè) I O E 由一個(gè) m 選 1nmnnmI O E 1…第 2章 大規(guī)?？删幊踢壿嬈骷? 列到 IOE的連接 。 IOE作為輸出信號(hào)時(shí) ， 其輸出信號(hào)由一個(gè)從行通道實(shí)現(xiàn)信號(hào)選擇的多路選擇器驅(qū)動(dòng) 。 當(dāng) IOE用作輸入信號(hào)時(shí) ， 它可以驅(qū)動(dòng)兩個(gè)獨(dú)立的行通道 。它可以提供多達(dá) 12個(gè)外圍控制信號(hào)，劃分如下： 8個(gè)輸出使能信號(hào)； 6個(gè)時(shí)鐘使能信號(hào)； 2個(gè)時(shí)鐘信號(hào)； 2個(gè)清除信號(hào)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 I/O單元 (IOE) C L K [ 1 . . 0 ]2 個(gè)專用時(shí)鐘輸入C L R n [ 1 . . 0 ]E N A [ 5 . . 0 ]C L K [ 3 . . 2 ]O E [ 7 . . 0 ]122清除V C C通道來(lái)自行或列連線帶來(lái)自行或列連線帶到行或列通道來(lái)自行或列控制總線外圍V C CE N AC L R NQDV C CV C C輸出使能芯片控制電壓擺率輸出集電極開路第 2章 大規(guī)模可編程邏輯器件 I/O控制信號(hào)網(wǎng)絡(luò)，也稱外圍控制總線，從每個(gè)IOE中選擇時(shí)鐘、清除、輸出使能控制信號(hào)。 MAX+plusⅡ 編譯器利用可編程的反相選項(xiàng)，在需要時(shí)可以自動(dòng)將來(lái)自行、列連線帶的信號(hào)反相。在有些場(chǎng)合，用 LE寄存器作為輸入寄存器會(huì)比用 IOE寄存器產(chǎn)生更快的建立時(shí)間。寄存器可作輸入寄存器使用，這是一種需要快速建立時(shí)間的外部數(shù)據(jù)的輸入寄存器。例如， LAB B3位于B行 3列。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 LAB到行或列互連 在每種互連中，列通道到其他去相鄰 L A B自相鄰 L A B去其他行局部互連去 L A BLE8LE2LE1▲ ▲ ▲▲驅(qū)動(dòng)列通道 a n n e l s4 個(gè)行通道能 c a n▲ ▲ ▲▲行通道列通道………第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的互連資源。 例如 ， 一個(gè) LAB中 ， 一個(gè) LE可以驅(qū)動(dòng)由行中的相鄰的 LAB的某個(gè)特別的 LE正常驅(qū)動(dòng)的行 、 列通道 。 LAB的每列由專用列連接帶服務(wù)。 列連線帶連接行與行之間的信號(hào) ， 并驅(qū)動(dòng) I/O引腳 。 LAB的每一行由一個(gè)專用行連線帶傳遞 。 而在 FPGA中的分段布線卻需要開關(guān)矩陣連接一系列變化的布線路徑 ， 這就增加了邏輯資源之間的延時(shí)并降低了性能 。 第 2章 大規(guī)模可編程邏輯器件 4) 快速通道互連 在 FLEX10K的結(jié)構(gòu)中 ， 快速通道互連提供 LE和 I/O引腳的連接 ， 它是一系列貫穿整個(gè)器件的水平或垂直布線通道 。 進(jìn)位鏈提供 LE之間非?？?( ns)的進(jìn)位功能。這兩個(gè)輸出可被獨(dú)立控制。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LE L A B C T R L 4L A B C T R L 3清除局部互連到 L A B 的互連通道到快速可編程寄存器寄存器旁路時(shí)鐘選擇級(jí)聯(lián)輸出進(jìn)位輸出L A B C T R L 2L A B C T R L 1復(fù)位邏輯清除/C L R NE N AQDP R ND A T A 4D A T A 1D A T A 2D A T A 3 鏈級(jí)聯(lián)鏈級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位( L U T )查找表第 2章 大規(guī)?？删幊踢壿嬈骷? LE中的可編程觸發(fā)器可設(shè)置成 D、 T、 JK或 RS觸發(fā)器。 LUT是一種函數(shù)發(fā)生器 ， 它能快速計(jì)算 4個(gè)變量的任意函數(shù) 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LAB 行連線帶166LA B 局部連線專用輸入與全局信號(hào)與級(jí)聯(lián)輸入進(jìn)位輸入進(jìn)位輸出與級(jí)聯(lián)輸出4248 16列連線帶列到行連線帶LE 7LE 82288444444444LA B 控制信號(hào)LE 6LE 5LE 4LE 3LE 2LE 1? ? ???????第 2章 大規(guī)模可編程邏輯器件 3) 邏輯單元 (LE) LE是 FLEX10K結(jié)構(gòu)里的最小邏輯單位 ， 它很緊湊 ，能有效地實(shí)現(xiàn)邏輯功能 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 EAB 242 , 4 , 8 , 1 62 0 4 8 11 0 2 4 2行連線帶列連線帶2 , 4 , 8 , 1 6EA B 的局部連線8 , 9 , 1 0 , 1 18 , 4 , 2 , 1QDQDQDQDWE5 1 2 42 5 6 8R A M / R O MA d d r e s sO u tD a t aInD a t a清除6專用輸入與全局信號(hào)? ? ? ???????第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 邏輯陣列塊 (LAB) FLEX10K的邏輯陣列塊包括 8個(gè)邏輯單元 、 相關(guān)的進(jìn)位鏈和級(jí)聯(lián)鏈 、 LAB控制信號(hào)以及 LAB局部互連線 ， 如圖 。 全局信號(hào) 、 專用時(shí)鐘引腳和 EAB的局部互連能夠驅(qū)動(dòng) EAB時(shí)鐘信號(hào) 。 寄存器可以獨(dú)立地運(yùn)用在數(shù)據(jù)輸入 、 EAB輸出或地址寫使能信號(hào)上 。 第 2章 大規(guī)模可編程邏輯器件 EAB為驅(qū)動(dòng)和控制時(shí)鐘信號(hào)提供靈活的選擇 ， 如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 嵌入陣列塊 (EAB) 嵌入陣列塊是一種在輸入 、 輸出端口上帶有寄存器的靈活 RAM電路 ， 用來(lái)實(shí)現(xiàn)一般門陣列的宏功能 ，適合實(shí)現(xiàn)乘法器 、 矢量標(biāo)量 、 糾錯(cuò)電路等功能 。 這些專用布線通道比快速通道延時(shí)小 、 擺率低 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的結(jié)構(gòu)框圖 .......................I O EI O EI O EI O E....................................I O EI O EI O EI O EI O EI O EI O EI O EE A BI O EI O EI O EI O EI O EI O E I O EI O EI O EI O EI O EI O EI O EI O EI O EI O EE A BI / O 單元( I O E )… … … … …… ……… … … ……列 連 線 帶邏 輯 陣 列邏 輯 陣 列 塊邏 輯 單 元 ( L E )局 部 連 線………………行 連 線 帶邏 輯 單 元嵌 入 陣 列嵌入陣列塊 ( E A B )第 2章 大規(guī)模可編程邏輯器件 FLEX10K器件提供了 6個(gè)專用輸入引腳 ，